【導(dǎo)讀】摘要：數(shù)字通信系統(tǒng)有很多種，我以2ASK數(shù)字頻帶通信系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)為例。quartusⅡ仿真平臺(tái)，利用VHDL編程語言進(jìn)行設(shè)計(jì)與仿真。二進(jìn)制振幅調(diào)制就是用數(shù)字基帶。信號控制正弦載波的振幅，使載波振幅隨著二進(jìn)制數(shù)字基帶信號的變化而變化。此次設(shè)計(jì)進(jìn)一步學(xué)。習(xí)了quartusⅡ軟件的使用，并且把VHDL語言與數(shù)字通信系統(tǒng)的知識聯(lián)系起來設(shè)計(jì)了2ASK調(diào)制與解調(diào)，為之后通信系統(tǒng)的學(xué)習(xí)奠定一定的基礎(chǔ)。選題的目的和意義···················································································································1. 本課程設(shè)計(jì)的主要內(nèi)容···································································&#183

　　

【正文】 :in std_logic。 x :in std_logic。 y :out std_logic)。 end ASK。 architecture behav of ASK is signal q:integer range 0 to 3。 signal f:std_logic。 begin process(clk) begin if clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=1 then f=39。139。q=q+1。 elsif q=3 then f=39。039。q=0。 else f=39。039。q=q+1。 end if。 end if。 end process。 y=x and f。 end behav。 2. 生成 ASK 調(diào)制功能模塊如圖： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 9 如圖所示， ASK 調(diào)制模塊由三個(gè)輸入引腳和一個(gè)輸出引腳，其中 clk 為輸入時(shí)鐘信號， start 為調(diào)制控制信號（當(dāng) start 為高電平‘ 1’時(shí)，系統(tǒng)開始調(diào)制）， x為基帶信號， y 為調(diào)制輸出信號。 3. 連接芯片的輸入和輸出管腳，連接好后如圖： 4. 對生成的原理圖進(jìn)行編譯檢查后結(jié)果如圖： 5. 建立 ASK 調(diào)制功能仿真模模塊并將輸入輸出 NODE 加入文件。將基帶信號如入，為方便觀察輸入信號設(shè)置為： 1010100110；同時(shí)設(shè)置仿真結(jié)束時(shí)間設(shè)置為如圖： 系統(tǒng)時(shí)鐘周期設(shè)置如圖 所示（即 clk=1Mhz） ： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 10 6 將如入波形設(shè)置好后，對波形文件進(jìn)行仿真，仿真結(jié)果 及其部分仿真圖形 如圖： 7. 調(diào)制仿真分析 本次 ASK 調(diào)制，采用的是時(shí)鐘頻率 1Mhz 即時(shí)鐘周期為 1us，經(jīng)過四分頻后 f的頻率為 250Khz，周期變?yōu)闀r(shí)鐘的四分之一作為調(diào)制系統(tǒng)的載波信號，輸入的基帶信號 x 與分頻信號 f 相乘后便得到調(diào)制輸出信號 y。 由仿真結(jié)果圖可知，當(dāng) x輸入信號為‘ 1’時(shí)，調(diào)制輸出 y 為 f 的五個(gè)周期；當(dāng)想輸入信號為 ‘ 0’時(shí)，調(diào)制輸出 y 的輸出為 0。由此可見，此調(diào)制結(jié)果與設(shè)計(jì)預(yù)期相符，達(dá)到了 ASK 的調(diào)制目的。 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 11 解調(diào)建模原理 ASK 解調(diào)方框圖如圖 所示， ASK 調(diào)制電路中沒有包含模擬電路的部分，輸出信號為數(shù)字信號。 建模思想： 1） 考慮輸入信號 根據(jù) ASK 信號的相干解調(diào)原理，解調(diào)器的輸入信號應(yīng)包括收端的同步載波、 ASK 信號，因次，本設(shè)計(jì)解調(diào)器也因采用數(shù)字載波。此次模型設(shè)計(jì)采用外時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時(shí)鐘信號與發(fā)端時(shí)鐘同步且 ASK 信號位數(shù)字系信號。 2）解調(diào)器的建模設(shè)計(jì) 解調(diào)器包括分頻、計(jì)數(shù)器、寄存器、和判決器。分頻器的功能是對時(shí)鐘信號進(jìn)行分頻 得到與發(fā)送端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時(shí)鐘的上升沿到老是把數(shù)字 ASK 信號送人寄存器 xx；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號作為計(jì)數(shù)器的時(shí)鐘信號，在其上升沿 到來時(shí)，對寄存器的 ASK 載波個(gè)數(shù)進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值 m3 時(shí)，輸出‘ 1’，否則輸出‘ 0’；判決器功能是：以數(shù)字載波作為判決時(shí)鐘，對計(jì)數(shù)器輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。 CLK 2strartyin分頻器 q寄存器 xx計(jì)數(shù)器 m 判決 基帶信號 基于 VHDL 的 ASK 解調(diào)系統(tǒng)的仿真分析 1. 新建 ASK 解調(diào) VHDL 文件及其代碼如下： library ieee。 use 。 use 。 use 。 entity ASK2 is port(clk2 :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 同步信號 yin :in std_logic。 調(diào)制信號 xout :out std_logic)。 基帶信號 end ASK2。 architecture behav of ASK2 is signal q:integer range 0 to 11。 signal xx:std_logic。 signal m:integer range 0 to 3。 begin process(clk2) begin 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 12 if clk239。event and clk2=39。139。 then xx=yin。 if start=39。039。 then q=0。 elsif q=11 then q=0。 else q=q+1。 end if。 end if。 end process。 process(xx,q) 此進(jìn)程完成 ASK 解調(diào) begin if q=11 then m=0。 m 計(jì)數(shù)器清零 elsif q=9 then if m=1 then xout=39。039。 if 語句通過對 m 大小，來判決 y 輸出的電平 else xout=39。139。 end if。 elsif xx39。event and xx=39。139。then m=m+1。 計(jì) xx 信號的脈沖個(gè)數(shù) end if。 end process。 end behav。 2. 生成 ASK 解調(diào)功能模塊如圖： 3． 對生成的 ASK 解調(diào)模塊原件接入相應(yīng)的輸入 /輸出管腳，結(jié)果如圖： 4. 建立波形仿真文件，設(shè)置輸入信號波形以及設(shè)置結(jié)束時(shí)間為 200us， clk 時(shí)鐘周期為 1us，仿真結(jié)果如圖： 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 13 5. 解調(diào)仿真分析 本模塊中的輸入信號 yin 即為調(diào)制模塊中的 ASK 信號 y，用內(nèi)部信號 xx 對輸入信號采集與寄存。有上圖 可知解調(diào)信號落后 ASK 信號 yin 接近 10 個(gè)周期，解調(diào)信號基本上把調(diào)制信號解調(diào)出來了，但是 因?yàn)樵诔闃优袥Q時(shí)存在一些問題，所以 在一些地方 解調(diào) 還存在有一些誤差 （在第 5個(gè)基帶信號解調(diào)是誤差最大），同時(shí)解調(diào)信號延后了大約 6 個(gè)時(shí)鐘周期 。 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 14 第四章 總結(jié) 本次課程設(shè)計(jì)主要是基于 quartus 軟件平臺(tái)并利用 VHDL 語言編程實(shí)現(xiàn)對 2ASK 信號的調(diào)制解調(diào)。通過這次的學(xué)習(xí)，加深了對 2ASK 信號的調(diào)制與解調(diào)的理解以及對 EDA 技術(shù)在通信原理上的應(yīng)用了解，鞏固了課堂上學(xué)習(xí)的知識。 本次設(shè) 計(jì)采用的時(shí)鐘周期為 1us即時(shí)鐘頻率 1Mhz，調(diào)制的仿真結(jié)果與預(yù)期相同，但在解調(diào)時(shí)解調(diào)信號與基帶信號存在了一些誤差，這是應(yīng)為抽樣判決不夠準(zhǔn)確，還需要改進(jìn)。 通過這次課程設(shè)計(jì)，讓我對通信系統(tǒng)的仿真有了一定的了解，掌握了一定設(shè)計(jì)方法與思路，并利用以學(xué)的理論知識應(yīng)用于實(shí)際，提高了分析解決問題的能力。但是在此次設(shè)計(jì)還是遇到了許多問題發(fā)現(xiàn)很多的不足，例如，再解調(diào)模塊的設(shè)計(jì)中，在確定判決門限時(shí)，總是設(shè)計(jì)不好，仿真出來總是有誤差，不能達(dá)到完美的效果；還有由于自己的不夠仔細(xì)、大意，經(jīng)常在不該出問題的地方出錯(cuò)。 總之，在今 后的學(xué)習(xí)中，必須注重理論學(xué)習(xí)的同時(shí)還要注重把理論應(yīng)用于實(shí)踐，多動(dòng)手，加深對知識的理解，還有就是多學(xué)習(xí)一些應(yīng)用軟件，提高自己處理問題的能力。 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 15 參考文獻(xiàn) [1] 段吉海 .基于 CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì) .北京 ： 電子工業(yè) 出版社， 2021 [2] 黃葆華 .通信原理 （第二版） .西安 ： 西安電子科技大學(xué)出版社 ， 2021； [3] 黃繼業(yè) .EDA技術(shù)實(shí)用教程 —— VHDL版 （第四版） .北京： 科學(xué) 出版社， 2021 [4] 江國強(qiáng) .EDA技術(shù)與應(yīng)用 .北京：電子工業(yè) 出版社， 2021 成都學(xué)院（成都大學(xué)）課程設(shè)計(jì) 報(bào)告 16 設(shè)計(jì)報(bào)告成績 （按照優(yōu)、良、中、及格、不及格評定） 指導(dǎo)教師評語 ：