【導(dǎo)讀】導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝。為獲得及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻(xiàn)的個(gè)人。和集體，均已在文中以明確方式標(biāo)明。本人完全意識到本聲明的法律后果由。涉密論文按學(xué)校規(guī)定處理。中的動作是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)，造成系統(tǒng)時(shí)鐘時(shí)序上的紊亂。為了有效的解決這個(gè)問題，我們采用一種異步FIFO（先進(jìn)先。本文提出一種新穎的異步FIFO設(shè)計(jì)方案，它通過先比較讀寫地址并。結(jié)合象限檢測法產(chǎn)生異步的空/滿標(biāo)志，再把異步的空/滿標(biāo)志同步到相應(yīng)的時(shí)鐘域。仿真驗(yàn)證，該方法是穩(wěn)定有效的。

　　

【正文】 千英里的帝國 。 結(jié)繩法是利用一種十進(jìn)的位置系統(tǒng)在繩子上打結(jié) 。 在干繩中最遠(yuǎn)的一行一個(gè)結(jié)代表 1，次遠(yuǎn)的一個(gè)結(jié)代表 10，如此等等 。 在使用雙鎖存器法時(shí)，應(yīng)該使原始信號保持足夠長的時(shí)間，以便另一個(gè)時(shí)鐘域的鎖存器對其進(jìn)行正確的 采樣。對這一問題 ,一般采用“結(jié)繩法”的設(shè)計(jì)方法，將慢時(shí)鐘周期信號通過分頻的方式將其周期增長，經(jīng)過雙鎖存采樣以后再使其恢復(fù)原來的時(shí)鐘周期。即用“結(jié)繩”將信號延長，用“同步”實(shí)現(xiàn)雙 latch 采樣，用“解繩”還原為原來的時(shí)鐘，保證另一個(gè)時(shí)鐘域也可以正確采樣，而接收方用相反的流程送回響應(yīng)信號。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 23 頁 共 39 頁 4 異步 FIFO 具體實(shí)現(xiàn)方法 亞穩(wěn)態(tài)問題的解決方案 [8] 問題的產(chǎn)生 在數(shù)字集成電路中，觸發(fā)器要滿足 setup/hold 的時(shí)間要求。當(dāng)一個(gè)信號被寄存器鎖存時(shí)，如果信號和時(shí)鐘之間不滿 足這個(gè)要求， Q 端的值是不確定的，并且在未知的時(shí)刻會固定到高電平或低電平，這個(gè)過程稱為亞穩(wěn)態(tài)，如圖 41 所示。圖中 clka 和 clkb 即為異步時(shí)鐘，亞穩(wěn)態(tài)必定會發(fā)生在異步時(shí)鐘電路中。在圖 41 的異步電路中，電路外部的輸入和內(nèi)部的時(shí)鐘之間是毫無時(shí)間關(guān)系的，因此 setup/hold 沖突是必然的；同在電路內(nèi)部的兩個(gè)沒有關(guān)系的時(shí)鐘域之間的信號傳遞，也必然會導(dǎo)致 setup/hold 沖突。亞穩(wěn)態(tài)雖然是不可避免的，但采用下面的計(jì)方法可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 24 頁 共 39 頁 圖 41 異步時(shí)鐘和亞穩(wěn)態(tài) 常見 的解決方法 [10] 格雷碼編碼法 寫地址 /讀地址采用格雷碼。由實(shí)踐可知，同步多個(gè)異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠(yuǎn)遠(yuǎn)大于同步一個(gè)異步信號的概率。對于多個(gè)觸發(fā)器的輸出所組成的寫地址 /讀地址可以采用格雷碼。由于格雷碼每次只變化一位，因此采用格雷碼可以很好地節(jié)約功耗，有效地減少亞穩(wěn)態(tài)的產(chǎn)生，特別是在地址位比較多的情況下可以更好地解決亞穩(wěn)態(tài)的問題。 格雷碼是對二進(jìn)制地址輸出進(jìn)行轉(zhuǎn)換，下面是四位代碼之間轉(zhuǎn)換的邏輯表達(dá)式： B碼轉(zhuǎn) G 碼的邏輯表達(dá)式： G 碼轉(zhuǎn) B碼的邏輯表達(dá)式： B4=G4 G4=B4 B3=B4⊕ G3 G3=B4⊕ B3 B2=B3⊕ G2 G2=B3⊕ B2 B1=B2⊕ G1 G1=B2⊕ B1 但采用格雷碼編碼法需要在地址位的每一位增加一級的異或門，這樣在計(jì)數(shù)比較前增大了延時(shí)和版圖面積。同時(shí)在地址分配到其他邏輯單元前要把格雷碼轉(zhuǎn)換成二進(jìn)制代碼，這同樣也會增大版圖設(shè)計(jì)面積和延時(shí)。兩級時(shí)鐘同時(shí)消除亞穩(wěn)態(tài)如圖 42。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 25 頁 共 39 頁 圖 42 兩級時(shí)鐘同時(shí)消除亞穩(wěn)態(tài) 雙觸發(fā)器法 采用觸發(fā)器來同步異步輸入信號，如圖 42 中的兩 級觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的概率降低到一個(gè)很小的程度。由于增加了一級觸發(fā)器，這樣在最后的輸出就延遲了一個(gè)時(shí)鐘，使前一個(gè)時(shí)鐘產(chǎn)生的數(shù)據(jù)被 b_clk 連續(xù)鎖存兩次。雖然第一次鎖存產(chǎn)生亞穩(wěn)態(tài)，但經(jīng)過一段時(shí)間的延時(shí)可以有效地解決這個(gè)問題。這種方法同時(shí)帶來了對輸入信號的一級延時(shí)，需要 在 設(shè) 計(jì) 時(shí) 鐘 的 時(shí) 候 加 以 注 意 。 雖然兩級觸發(fā)器能有效地抑制亞穩(wěn)態(tài)，但增加了一級的 D 觸發(fā)器，這和格雷碼編碼法一樣會增加版圖面積。這種方法在 clka 與 clkb 的采樣周期相差不大的情況下比較適合。 結(jié)繩法 如圖 43 所示，如果 aclk 的頻率比 bclk 頻率高，將可能會出現(xiàn)因?yàn)?adat 變化太快而使 bclk 無法采到的問題，即在信號從快時(shí)鐘域向慢時(shí)鐘域過渡時(shí)，如果信號變化太快，慢時(shí)鐘將可能無法對該信號進(jìn)行正確采樣，即采樣失敗。所以在使用雙鎖存器法時(shí)，應(yīng)該使原始信號保持足夠長的時(shí)間，以便另一個(gè)時(shí)鐘域的鎖存器對其進(jìn)行正確的采樣。 對上述問題 ,一般采用“結(jié)繩法”的設(shè)計(jì)方法，將慢時(shí)鐘周期信號通過分頻的方式將其周期增長，經(jīng)過雙鎖存采樣以后再使其恢復(fù)原來的時(shí)鐘周期。即用“結(jié)繩”將信號延長，用“同步”實(shí)現(xiàn)雙 latch 采樣，用“解繩”還原為原來的時(shí)鐘 ，保證另一個(gè)時(shí)鐘域也可以正確采樣，而接收方用相反的流程送回響應(yīng)信號。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 26 頁 共 39 頁 圖 43 采樣失敗 基于異步比較 FIFO邏輯標(biāo)志的產(chǎn)生 [7] 設(shè)計(jì)思想 異步 FIFO 可以很好地解決時(shí)鐘速度相差懸殊的時(shí)鐘間的數(shù)據(jù)傳輸問題。異步 FIFO 存儲器在結(jié)構(gòu)上可劃分為存儲陣列和外圍電路兩大部分，它由幾個(gè)主要模塊組成：存儲單元RAM、寫控制邏輯、讀控制邏輯、標(biāo)志邏輯、擴(kuò)展邏輯、復(fù)位邏輯以及并 /串轉(zhuǎn)換邏輯。這里 主 要 考 慮 產(chǎn) 生 空 、 滿 標(biāo) 志 的 同 步 。 標(biāo)志邏輯是用以產(chǎn)生反映器件內(nèi)部 RAM 陣列占用情況的狀態(tài)標(biāo)志信號，使系 統(tǒng)可以及時(shí)采取措施以免數(shù)據(jù)溢出。在 FIFO 中標(biāo)志位的產(chǎn)生是關(guān)鍵的一步，如果能夠及時(shí)判斷出每一個(gè)時(shí)鐘下寫入和讀出的位置，就可以防止產(chǎn)生誤操作，做到寫滿不再寫、讀空則停止讀。在異步 FIFO 中的標(biāo)志位主要包括空標(biāo)志、滿標(biāo)志、半滿標(biāo)志和將近滿、將近空標(biāo)志。異步 FIFO 邏輯框圖如圖 44 所示。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 27 頁 共 39 頁 R A M陣 列寫 指 針 寫 控 制寫 指 針讀 控 制標(biāo) 幟邏 輯擴(kuò) 展邏 輯擴(kuò) 展邏 輯數(shù) 據(jù) 輸 入D 0 ~ D 8數(shù) 據(jù) 輸 出Q 0 ~ Q 8F FRXIHFXO /AE FHFRSRTFL /EFW 圖 44 異步 FIFO 邏輯框圖 標(biāo)志位的產(chǎn)生 異步比較 FI FO 邏輯標(biāo)志與時(shí)鐘的同步 一般的異步 FIFO 是先將讀地址與寫地址同步以后（以上 提到的方法）再進(jìn)行比較，這種方法一般效率不高，不能很好地節(jié)省制版面積。本文采用一種異步比較法，能夠有效地解決這一問題。目前 IDT 公司的系列產(chǎn)品一般都采用這種異步比較法。 在異步 FIFO 中，由 FIFO 讀時(shí)鐘產(chǎn)生讀地址 rptr，寫時(shí)鐘產(chǎn)生寫地址 wptr。當(dāng) rptr與 wptr 進(jìn)行異步比較時(shí)，由于 rptr 的變化 (assert)產(chǎn)生 aempty_n(FIFO 空標(biāo)志 ),即aempty_n 的下降沿是與 rptr 同屬于一個(gè)時(shí)鐘域的；同理，由于 wptr 的變化 (assert)使aempty_n 無效 (deassert),即 aempty_n 的上升沿是與 wptr 同屬于一個(gè)時(shí)鐘域的。異步比較的時(shí)鐘域如圖 45所示。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 28 頁 共 39 頁 a e m p t y nr c l k d o m a i nr p t r w p t r r p t rw c l k d o m a i nw c l k d o m a i nw p t ra f u l l n 圖 45 異步比較的時(shí)鐘域 AHQ1Q8E N B寄 存 器AHQ1Q8E N B寄 存 器e ne n異 步比 較0000000000S E TS E TR E LKR E LRW E L RW E L KE MP T YF U L L 圖 46 控制信號同步 因此可以利用上述的理論基礎(chǔ)來實(shí)現(xiàn)從 aempty_n 到 empty 的過渡。其中， empty 是屬于 rclk 時(shí)鐘域的。由于 aempty_n 的下降沿是屬于 rclk 時(shí)鐘域的，所以可以用它來作為 empty 的復(fù)位信號；而 aempty_n 的上升沿是屬于 wclk 時(shí)鐘 域的，因此可以用雙鎖存器法將其過渡到 rclk時(shí)鐘域，最后得到的 empty信號就屬于 rclk時(shí)鐘域。同理可以得到 full信號。控制信號同步如圖 46所示。 讀寫地址異步相比較產(chǎn)生低電平有效的空 /滿標(biāo)志，其中異步滿信號 (afull)要同步到寫時(shí)鐘域 (wclk)，異步空信號 (aempty)要同步到讀時(shí)鐘域 (rclk)，以消除 亞穩(wěn)態(tài) 的影響，并向外界輸出同步的空 /滿信號。下面以 滿信號 (wfull)為例說明同步信號的產(chǎn)生過程：滿信號 afull 是因?yàn)閷懙刂纷飞狭俗x地址并比讀地址多循環(huán)一次所產(chǎn)生，此時(shí)不能再向FIFO 中寫入數(shù)據(jù)，否則會造成 FIFO 寫溢出。由于寫地址 (wptr)的變化產(chǎn)生 FIFO 滿標(biāo)志afull，即 afull 的下降沿與 wptr 同屬于寫時(shí)鐘域。當(dāng)讀地址增加時(shí)，表明已經(jīng)從 FIFO中讀走了一個(gè)數(shù)據(jù)， afull 由有效的低電平變?yōu)闊o效的高電平，即 afull 的上升沿與 rptr同屬于讀時(shí)鐘域?？梢?， afull 由高變低與寫時(shí)鐘 (wclk)同步，而由低變高則與讀時(shí)鐘 (rclk)同步。由于 滿標(biāo)志 afull 只影響 FIFO 的寫入，故將其同步到寫時(shí)鐘域。如圖 6 所示，采用雙鎖存器法將 afull 過渡到寫時(shí)鐘域，最后得到的滿信號 wfull 就屬于寫時(shí)鐘域。同理陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 29 頁 共 39 頁 可 以 得 到 空 標(biāo) 志 信 號 rempty 。用 Verilog 代 碼 實(shí) 現(xiàn) 如 下 ： wire dirset=~((wptr[n]^rptr[n1]) amp。 (wptr[n1]^rptr[n]))。 wire dirrst=~((~(wptr[n]^rptr[n1]) amp。 (wptr[n1]^rptr[n])) |~wrst)。 always @(posedge high or negedge dirset or negedge dirrst) if (!dirrst) direction = 1 ′ b0。 else if (!dirset) direction = 1 ′ b。 else direction = high。 assign aempty=~((wptr==rptr) amp。amp。 !direction)。 assign afull=~((wptr==rptr) amp。amp。 direction)。 always @(posedge rclk or negedge aempty) if (!aempty) {rempty,rempty2} = 2 ′ b11。 else {rempty,rempty2} = {rempty2,~aempty}。 always @(posedge wclk or negedge afull) if (!afull) {wfull,wfull2} = 2 ′ b11。 else {wfull,wfull2} = {wfull2,~afull }。 異步比較法的關(guān)鍵是用異步比較結(jié)果的信號的下降沿作為最終比較結(jié)果的復(fù)位信號，而其上升沿則用傳統(tǒng)的雙鎖存器法進(jìn)行同步。最終得到的信號的上升沿與下降沿都屬于同一個(gè)時(shí)鐘域。與傳統(tǒng)的先將地址信號同步再進(jìn)行同步比較的方法相比，異步比較法避免了使用大量的同步寄存器，而效率則更高，實(shí)現(xiàn)也更簡單。 如圖 46 所示，異步比較法的關(guān)鍵是用異步比較 的結(jié)果 —— 信號的下降沿作為最終比較結(jié)果的復(fù)位信號，而其上升沿則用傳統(tǒng)的雙鎖存器法進(jìn)行同步，最終得到的信號的上升沿與下降沿都是屬于同一個(gè)時(shí)鐘域。同時(shí)增加的兩級鎖存器也增加了一個(gè)時(shí)鐘周期的延時(shí)輸出，這樣在滿有效狀態(tài)下，同時(shí)來自讀寫時(shí)鐘的讀寫指令存在潛在的亞穩(wěn)態(tài)問題就可以避免。在與傳統(tǒng)的先將地址信號同步然后進(jìn)行同步比較的方法相比，異步比較法簡單、高效、節(jié)省版圖面積，而且實(shí)現(xiàn)起來更簡單。 保守的空 /滿標(biāo)志 設(shè)計(jì)中 FIFO 空 /滿標(biāo)志的設(shè)置是保守的，即 FIFO 空 /滿標(biāo)志的置位是立即有效的，而其失效則是在 一段時(shí)間之后。例如一旦讀指針追上寫指針，就會立即聲明一個(gè)低電平有效的異步空信號 aempty。此信號會立即把圖 46所示的 set 觸發(fā)器置位，使觸發(fā)器輸出為 1，即向外部輸出同步的空信號 rempty，并且保證了 FIFO 一旦為空，讀指針就不增加，避免了 FIFO 的讀溢出。當(dāng)寫地址增加時(shí)，表明 FIFO 已經(jīng)非空，空標(biāo)志 aempty 由低變高，此時(shí) 可以進(jìn)行安全的讀操作。 aempty 信號的失效與寫時(shí)鐘同步。空信號 rempty 是在讀時(shí)鐘域中同步 aempty 信號得到的。由于同步器使用了兩個(gè)觸發(fā)器，因此空信號 rempty 的失效要經(jīng) 過至少兩個(gè)時(shí)鐘周期的延遲。所以，空信號的聲明是及時(shí)的，而空信號的失效是保守陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 30 頁 共 39 頁 的。也就是說，雖然 FIFO 已經(jīng)非空了，但是空信號 rempty 要經(jīng)過幾個(gè)周期的延遲才能變?yōu)闊o效。滿信號也有類似的情況。 雖然空 /滿標(biāo)志的設(shè)置是保守的，但這并不影響 FIFO 功能的正確性 ,經(jīng)驗(yàn)證保守的空 /滿標(biāo)志能夠滿足 FIFO 的設(shè)計(jì)要求。 半滿、將近滿、將近空的產(chǎn)生 半滿、將近滿