【導(dǎo)讀】的運(yùn)行方式，給人們留下了深刻的印象。實(shí)現(xiàn)控制的軟、硬件進(jìn)行了系統(tǒng)地分析，并對調(diào)速系統(tǒng)的實(shí)施方案進(jìn)行了論證。度；最后完成了相應(yīng)的電氣控制電路和直流電源的設(shè)計。經(jīng)相關(guān)的實(shí)驗及仿真波形分析，表明該系統(tǒng)滿足預(yù)期的設(shè)計要求。Keywords：ACspeed-adjusting；Variance-frequencyspeed-adjusting；IGBT；系統(tǒng)主電路參數(shù)設(shè)計與選擇...

　　

【正文】 utralD1 （ 750＜ circle≤ 1500 180176。 360176。） D 與三角波比較，得到不加死區(qū)的脈沖寬度。 （ 2）、死區(qū)時間設(shè)置 由圖 9知： 2Fclk （ DD180。） =Tdead D180。=D Tdead /2Fclk （ 3）、調(diào)速的實(shí)現(xiàn) 通過改變步長 step,查詢正弦表格的步長改變，即可改變調(diào)制頻率Fm 。 （ 4）、控制芯片設(shè)置了一種保護(hù)電路，是過流保護(hù)，檢測目標(biāo)是三相逆變橋的公共地線上的電流，防止電路中有短路或負(fù)載過重時所產(chǎn)生的大電流，當(dāng)控制芯片過流信號保護(hù)管腳為高電平時，封鎖三相六路波形輸出，將六路信號強(qiáng)制為零。結(jié)構(gòu)如圖 8 內(nèi)部所示。 三相分時電路的應(yīng)用 在該芯片中采用了查三角函數(shù)表取所需的三角函數(shù)值方法。由于控制芯片需要輸出三相六路 SPWM 脈沖信號，查 三角函數(shù)表法取得所需三角函數(shù)值的電路結(jié)構(gòu)有兩種，一是建立三個相位互差 120176。的三角函數(shù)表，輸出的 SP WM 波形脈沖的脈寬數(shù)據(jù)通過即時運(yùn)算電路得到，一種是建立一個三角函數(shù)表，輸出的 SP WM波形脈沖的脈寬數(shù)據(jù)通過分時運(yùn)算電路得到，運(yùn)算時間對輸出波形不會有什么影響，內(nèi)部的 ROM 空間要求也很小。 交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 25 圖 10 三相分時運(yùn)算電路示意圖 如果每相分別用獨(dú)立的電路實(shí)現(xiàn)，將多耗費(fèi)許多邏輯門，并且占用三個正弦表格，這在設(shè)計上是簡單 的，但是實(shí)際上是非常不合理。本文提出了一種實(shí)現(xiàn)三相分時的思路。大大的減少了邏輯門數(shù)目，僅增加分時信號和信號分離電路。達(dá)到只占用一個正弦表格，并且只耗用一個計算電路的效果。試驗證明，這種三相分時計算電路穩(wěn)定，電路結(jié)構(gòu)簡單。原理如圖 10所示。 圖 10 中 D 點(diǎn)為待分離的三相正弦數(shù)據(jù)經(jīng)幅度調(diào)制后的瞬時值，由 BOXl 計算產(chǎn)生。在每一個載波周期，三角波發(fā)生到波峰時計算并輸出。 BOX1 工作原理圖如圖 11 所示。 圖 11 三相數(shù)據(jù)合并電路 時鐘 CLK 在每個運(yùn)算周期產(chǎn)生 3次 上升沿。該時鐘使圖 21 中的“ count0_2” 以 3 為模記數(shù)，記數(shù)值送三選一數(shù)據(jù)選擇器，如圖 12 所示。并列輸入的三相數(shù)交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 26 據(jù) 1 51 266 經(jīng)過該電路變成時間上承接的數(shù)據(jù) result[9..0],這樣送入的三相數(shù)據(jù)就實(shí)現(xiàn)了合成。 圖 12 仿真波形 其中 BOX2框圖的一個部分如圖 13 所示。其中 retb這個 box中的輸入 M[1..0]為判據(jù)，來確定 D[8..0]是否可以通過，如上所述 count0_2 為以 3 為模的計數(shù)器。數(shù)據(jù)通過這種方式實(shí)現(xiàn)了 分離，再加后級鎖存，并鎖存送到 PWM 發(fā)生器。 圖 13 三相數(shù)據(jù)分離 ABC 三點(diǎn)為由 BOX2 分離后的數(shù)據(jù)，鎖存一個載波周期，送至后面的 PWM 發(fā)生器。 BOX2 工作的仿真波形如圖 14所示。 圖 14 中 CLKA、 CLKB、 CLKC 為輸入的分時時鐘信號，在每個三角波計數(shù)峰值處產(chǎn)生。在此處， D點(diǎn)傳送過來的三相數(shù)據(jù)為 18 、 30 175，這是經(jīng)過查正弦表，以及查 V/F 曲線，并進(jìn)行調(diào)幅運(yùn)算后得到的某一個瞬時的數(shù)據(jù)。分別是 C相 B 相和 A相的數(shù)據(jù)。經(jīng)過 BOX2 的分離，可以看到，三相數(shù)據(jù)被分離開來，并鎖存，直到經(jīng)過一個載波周期，新的數(shù)據(jù)送來。 由上面分析可知道：該分式復(fù)用電路對圖 20 中的 BOX1 電路進(jìn)行了復(fù)用，三路并列輸出的數(shù)據(jù)通過分時選擇，被分成按順序排列的一路數(shù)據(jù)送到 BOX1，經(jīng)過一系列運(yùn)算得出一路按順序排列的數(shù)據(jù)，該路數(shù)據(jù)其實(shí)包含了三相的信息。然后，再反過來把這一路數(shù)據(jù)拆分為三路數(shù)據(jù)，就可以送到 PWM 波形發(fā)生器產(chǎn)生三相六路波形。 由此可見，如果不采用這種分時電路，那么三相的運(yùn)算將會用到三個 BOX1，交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 27 而 BOX1 包括了乘法器、正弦表格、死區(qū)計算等。所以利 用分時電路大大的節(jié)約了門數(shù)，從而使芯片電路規(guī)模變小近 2／ 3。 圖 14 三相分時運(yùn)算電路功能演示 系統(tǒng)邏輯與時序功能驗證 利用 Maxplus II 的波形仿真功能得到的芯片輸入輸出圖。 Altera 公司的這種軟件十分方便的提供逼真的驗證方式。這種仿真不但提供了邏輯輸出的驗證，而且提供了時序的驗證，包括芯片內(nèi)部的各點(diǎn)之間延時，以及竟?fàn)幟半U現(xiàn)象的呈現(xiàn)。 圖 15 是輸入調(diào)制頻率為 50HZ 時三相六路 SPWM 波形。三相波形在相位上互差 120176。令 A相上橋信號為 WG， 下橋信號為 IWG，以此類推。該波形的周期為20ms。即調(diào)制頻率 50HZ。如若將調(diào)制頻率改變，波形周期會相應(yīng)變化。 圖 15 調(diào)制頻率為 50HZ 時的三相六路波形 圖 16 是三相死區(qū)時間。三相死區(qū)時間一致，并隨輸入 dead_time 而改變。 圖 16 三相死區(qū)時間比較 圖 17 是封鎖信號來到時的六路波形，封鎖信號 G為低電平時，六路信號立交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 28 即被封鎖置零，直到 G 恢復(fù)為高電平，信號恢復(fù)。 圖 17 封鎖信號到 來時的三相六路波形 其他單元電路設(shè)計 1．調(diào)節(jié)器的設(shè)計 本設(shè)計中，調(diào)節(jié)器采用比例積分（ PI）調(diào)節(jié)器，其電氣原理圖如下所示。它是在運(yùn)算放大器的反饋回路中串入一個電阻和一個電容構(gòu)成的，其綜合了比例控制響應(yīng)快和積分控制能消除誤差的優(yōu)點(diǎn)。 圖 18 PI 調(diào)節(jié)器結(jié)構(gòu)圖 2．壓控振蕩器的設(shè)計 本設(shè)計中，壓控振蕩器是利用集成鎖相環(huán) CC4046 外圍電路構(gòu)成的，其電氣原理結(jié)構(gòu)如下圖所示 交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 29 圖 19 壓控振蕩器結(jié)構(gòu)圖 圖 中， 1extR 的取值通常在 ?? MK 1~10 之間。當(dāng) IV 在 DDV~0 之間變化時，輸出脈沖的頻率范圍可達(dá) ~0 。當(dāng) VVDD 5? 時，在 VVVI ?? 的范圍內(nèi)非線性誤差小于 %；而當(dāng) VVDD 10? 時，在 VVVI ?? 的范圍內(nèi)非線性誤差小于 %。圖中標(biāo)注的數(shù)字為器件的引腳號。 CPLD 系統(tǒng)內(nèi)部單元設(shè)計 可編程邏輯器件 CPLD 采用 VHDL 硬件描述語言進(jìn)行描述，形成模塊化的軟件設(shè)計。在設(shè)計中，定義頂層的各個端口類型為獨(dú)立的 std_logic 或 std_logic_vector 類型。這樣有助于對實(shí)現(xiàn)前后的設(shè)計進(jìn)行模擬，因為獨(dú)立的定義可以清除因被總線化后在使用不同的綜合工具進(jìn)行綜合、布局布線、和模擬工作時出現(xiàn)的不良配合問題。 1）準(zhǔn)計數(shù)器模塊： 基準(zhǔn)計數(shù)器由加減計數(shù)器構(gòu)成，加計數(shù)器和減計數(shù)器交替執(zhí)行，在此模 塊中， clk 為基準(zhǔn)計數(shù)器的時鐘信號， dir 為時鐘計數(shù)方向指示信號（為 0 時加法計數(shù)器， 1 時減法計數(shù)器）， res 為計數(shù)清零信號。輸入 16MHZ的晶振時鐘計數(shù)產(chǎn)生三角波，計數(shù)從 0～ P，再從 P 返回到 0。此處 P 為三角波計數(shù)峰值。芯片采用 24KHZ 的載波頻率。以下是它的實(shí)體 VHDL 語言描述。 library ieee； use ieee .。 use ieee .。 use ieee .。 entity counter is port (clk, dir, res :in std_logic。 sm :out std_logic。 int :out std_logic。 q :out std_logic vector(9 downto 0)。 end pwm_1。 交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 30 2）三相正弦數(shù)據(jù)寄存器模塊： 三相正弦數(shù)據(jù)寄存器主要用來寄存正弦數(shù)據(jù)的值，在本設(shè)計中，寄存器為 10 位，其管腳描述如下： clk 為時鐘信號， ret為輸出清零信號， en 為使能控制端， din、 dout 為數(shù)據(jù)輸入、輸出端。以下是它的進(jìn)程 VHDL 語言描述。 process (ret, en, clk) begin if ret =`1` then q_temp=``0000000000``。 elsif (clk`event and clk=`1`) then if en=`1` then q_temp=din。 end if。 end if。 dout=q_temp。 end process。 3）緩沖寄存器模塊： 緩沖寄存器采用 VHDL 的組合進(jìn)程結(jié)構(gòu)，以保證三相的同步執(zhí)行，這種結(jié)構(gòu)要求讀入進(jìn)程的信號 sm 和三相正弦數(shù)據(jù)輸入值dsina（以 A 相為例）必須放在決定進(jìn)程是否執(zhí)行的敏感信號表中，只有這些敏感信號被激活時，緩沖寄存器的輸出才被賦值，以下是它的進(jìn)程描述。 process(sm, dsina) begin if sm=’1’ then y=dsina。 else y=``ZZZZZZZZZZ``。 end if。 dout=y。 end process。 4）比較器模塊 在數(shù)字電路設(shè)計中，通常比較器是依據(jù)兩組二進(jìn)制數(shù)碼的數(shù)值大小來作比較，即 ab, a=b, ab,這三種情況僅有一種其值為真。 需要注意的是比較器的電路有三個輸出端口。本設(shè)計中，進(jìn)入比較器的數(shù)據(jù)都是 10位，故需設(shè)計 10 位比較器。其實(shí)體的 VHDL 硬件描述語言如下。 library ieee； use ieee .。 use ieee .。 use ieee .。 entity pare is port( a, b :in std_logic_vector(9 downto 0)。 clk :in std_logic。 交流電動機(jī)變頻調(diào)速系統(tǒng)設(shè)計 31 rst :in std_logic。 y1, y2, y3 :out std_logic。 end pwm_4。 5）死區(qū)發(fā)生器模塊： 死區(qū)發(fā)生器由死區(qū)計數(shù)器和一些 組合邏輯組成，以 A 相為例，將緩沖寄存器與基準(zhǔn)計數(shù)器的數(shù)值比較結(jié)果 P1a（上橋臂）和 P2a（下橋臂）送至死區(qū)發(fā)生器，經(jīng)死區(qū)處理后輸出 A 相上下橋臂驅(qū)動信號 a1 和 a2。 死區(qū)計數(shù)器采用飽和計數(shù)器，規(guī)則為： （ 1） 當(dāng)輸入為 0 時，計數(shù)器計數(shù)值置 0； （ 2） 當(dāng)輸入為 1 時，如果計數(shù)值等于 max，則計數(shù)值保持不變，否則作加 1計數(shù)； （ 3） 當(dāng)上橋臂 P1a 輸入為 1 且死區(qū)計數(shù)器數(shù)值為 max 時，則 a1=1，上橋臂導(dǎo)通； （ 4） 當(dāng)下橋臂 P2a 輸入為 1 且死區(qū)計數(shù)器數(shù)值為 max 時，則 a2=1，下橋臂導(dǎo)通。 死區(qū)計數(shù)器實(shí)體的 VHDL 硬件描述語言： library ieee；