基于fpga的洗衣機(jī)控制器veriloghdl語言描述的設(shè)計與開發(fā)-資料下載頁
2025-10-11 15:25本頁面
【導(dǎo)讀】設(shè)計制作一個洗衣機(jī)的正反轉(zhuǎn)定時控制線路。2）用2位七段數(shù)碼管顯示定時時間。停轉(zhuǎn)LED亮5s，如此反復(fù)直至工作允許時間為0，蜂鳴器發(fā)出警報。圍電路構(gòu)成電器控制部分。FPGA接收鍵盤的控制命令，控制洗衣機(jī)的正轉(zhuǎn)、反。對FPGA芯片的編程采用模塊化的VerilogHDL進(jìn)行設(shè)計，管顯示模塊組成，頂層實現(xiàn)整個芯片的功能。頂層使用原理圖實現(xiàn)，底層由。顯示譯碼模塊和時序控制模塊，通過譯碼模塊定時器的值可以在數(shù)碼管上顯示，通過按鍵消抖模塊可以準(zhǔn)確無抖動的設(shè)定定時器的工作時間。洗衣機(jī)控制器的整體框圖及原理············4. 單元模塊設(shè)計和仿真········5. 時鐘分頻模塊的設(shè)計················6
【正文】 t) Count=0。 else if(Count == Time) Count=0。 else Count=Count+1。 end always @ ( posedge Clk or negedge Reset)//并行概念很重要 begin //數(shù)碼管顯示 rDate=Date_in。//從 wire 上讀值過來賦給 reg 型變量提高數(shù)據(jù)的穩(wěn)定性 if(!Reset) begin rDate=0。 end else if(Count39。d0 amp。amp。 Count=39。d50_000) begin Led_sel=39。b111_110。 Led_out=Display[rDate%10]。 end //段選 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 else begin Led_sel=39。b111_101。 Led_out=Display[rDate/10]。 end end assign Dig_sel = Led_sel。 assign Dig_out = Led_out。 endmodule 四、 電路調(diào)試 1． 定時器自減值與洗衣機(jī)控制器的正轉(zhuǎn)、反轉(zhuǎn)，停機(jī)，報警在 RTL 仿真的時候是同步的，但是下載到硬件上運(yùn)行的時候出錯，不能同步。 解決方法：反復(fù)的研究 Verilog HDL 程序后發(fā)現(xiàn)，開始是使用分頻器輸出的 1hz的時鐘輸入給時序中心控制器模塊，而定時器模塊的時鐘是 20M hz 的，兩個模塊的時鐘不能同步，因此就存在一定的延時不同步導(dǎo)致錯誤。 然后我 把 時序中心控制模塊的時鐘也改為 20M hz，讓兩個模塊的時鐘同步，定時器自減輸出的值輸入到時序中心控制模塊作為時序控制的信號，問題順利解決。 2． 程序在運(yùn)行的時有時候數(shù)碼管會顯示定時器的起始值，洗衣機(jī)控制器又重新從頭開始運(yùn)行。 解決方法：研究硬件電路的設(shè)計發(fā)現(xiàn)，啟動工作控制開關(guān)，默認(rèn)設(shè)置為了低電平是不啟動 的 ，高電平啟動 并保持才能使洗衣機(jī)控制器正常工作，而在啟動后工作中，電平出現(xiàn)不穩(wěn)的狀態(tài)，電平并不能很好的起到拉高的作用，因此懷疑是上拉能力不足和電源紋波的干擾，導(dǎo)致電平的不穩(wěn)定性使洗衣機(jī)控制器有時復(fù)位。隨后我便在電源的輸出端并接一個 220uf 的電解電 容和一個 的瓷片電容，再用示波器測試發(fā)現(xiàn)紋波減少很多；同時為了防止上拉能力不足導(dǎo)致錯誤，我便把啟動控制開關(guān)默認(rèn)設(shè)置為高電平，低電平為啟動和保持。然后再測試，問題解決。 3．使用按鍵修改定時器模塊的設(shè)定值 時， 按一下按鍵 ， 數(shù)據(jù)變化好 幾 次，不是每按一次改變一個值。 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 解決方法： 根據(jù)以往的經(jīng)驗可以知道是因為按鍵沒有消抖所致，在設(shè)計電路的時候忘記了使用按鍵消抖模塊，隨后編寫了按鍵消抖模塊，再接入控制系統(tǒng)測試，數(shù)據(jù)正確，問題解決。 五、結(jié)束語和心得體會 在經(jīng)過了幾天的學(xué)習(xí) 設(shè)計仿真，我學(xué)到了很多東西，主要是對數(shù)字電 路的基礎(chǔ)理論知識的復(fù)習(xí)鞏固 和對 FPGA 方面知識的掌握，更加清楚了解到了 Verilog HDL語言的魅力 ， 對以前學(xué)的理論 知識通過 實踐來檢驗 ， 更深入的理解了理論聯(lián)系實際的重要性。 通過這次的 FPGA 設(shè)計，我可以說是受益良多。 看到洗衣機(jī)控制器的題目，我首先想到的是狀態(tài)機(jī)的設(shè)計，因為課本上說狀態(tài)機(jī)其實就是控制器，后來經(jīng)過看書覺得應(yīng)該是摩爾型狀態(tài)機(jī)，可是分析后發(fā)現(xiàn)設(shè)計題目比較復(fù)雜，如果用狀態(tài)機(jī)的思路來設(shè)計，比較困難。結(jié)合以前做課程設(shè)計的經(jīng)驗，如果用模塊化層次化的設(shè)計思路更清晰，設(shè)計起來也更容易，特別是更符合 FPGA 設(shè) 計的的流程， 故自己 開始設(shè)計 各功能模塊 。洗衣機(jī)控制器主要實幾種狀態(tài)的循環(huán)改變，還有計時和數(shù)碼顯示的功能，所以我覺得電路主要有五大部分組成，包括： 按鍵消抖模塊，時鐘分頻模塊，定時器設(shè)定和自減模塊，時序中心控制模塊，數(shù)碼管顯示譯碼模塊。 在設(shè)計的過程中，我也遇到了不少困難，在經(jīng)過耐心的調(diào)試后還是順利解決了所有問題。 通過 這次 設(shè)計， 讓 我 更深入的 掌握了 Verilog HDL 的設(shè)計方法與一些技巧， 讓我對 FPGA 的編程、定時器和計數(shù)器的設(shè)計更加熟悉，讓我更加明白時序組合門電路設(shè)計思路和方法。 在設(shè)計中學(xué)到不少課本上沒有的東西 ， 并且充分認(rèn)識到家電控制電路設(shè)計在一片 FPGA 芯片內(nèi)，具有體積小、可靠性高、降低成本、設(shè)計周期短，功能靈活的特點(diǎn)，本人受益匪淺。 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我相信通過此次課程設(shè)計，一定會對以后的設(shè)計工作提供很大幫助。 六、參考文獻(xiàn) 黑金開發(fā)板 配套教程 VerilogHDL 那些事兒 康華光主編 電子技術(shù)基礎(chǔ) 數(shù)字部分（第五版） 陳明義 主編、 電子技術(shù)課程設(shè)計實用教程 [S] 2020 年 05 月第 1 版 EDA 先鋒工作室 設(shè)計與驗證 Verilog HDL 馬建國 孟憲元 編著 FPGA 現(xiàn)代數(shù)字系統(tǒng)設(shè)計 七、 附錄 FPGA 系統(tǒng)板部分原理圖 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 FPGA 系統(tǒng)板 PCB 圖
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