【導(dǎo)讀】頻率計(jì)又稱為頻率計(jì)數(shù)器，是一種專門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器，的頻率f=N／，到目前為止已有三十多年的發(fā)展歷史。些也是人們衡量電子計(jì)算機(jī)的技術(shù)水平，決定電子技術(shù)器價(jià)格高低的主要依據(jù)。些技術(shù)日臻完善，成熟。應(yīng)用現(xiàn)代技術(shù)可以輕松地將電子計(jì)數(shù)器的頻率擴(kuò)展到微波頻段。由單片機(jī)控制液晶1602進(jìn)行顯示。1602每行可以顯示16個(gè)字符，總共有兩行，即總共。然1602要比數(shù)碼管好用，方便擴(kuò)展頻率范圍，編程也方便。此外，本次設(shè)計(jì)也加入了。的讀取，具有現(xiàn)實(shí)的應(yīng)用意義。

　　

【正文】 c2:in std_logic_vector(7 downto 4)。 第二個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 c3:in std_logic_vector(11 downto 8)。 第三個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 c4:in std_logic_vector(15 downto 12)。 第四個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 c5:in std_logic_vector(19 downto 16)。 第五個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 c6:in std_logic_vector(23 downto 20)。 第六個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 D:out std_logic_vector(23 downto 0) 第七個(gè)計(jì)數(shù)器的計(jì)數(shù)結(jié)果 )。 end entity。 architecture bhv of BZ is begin process(c1,c2,c3,c4,c5,c6) begin V C Cc lk IN P U TV C Cen IN P U TV C Crs t IN P U TC OU T 1O U T P U TD OU T [ 23. . 0]O U T P U Tc lkr s tenc q[ 3. . 0]c ou tjis hu 10ins tc lkr s tenc q[ 3. . 0]c ou tjis hu 10ins t 1c lkrs tenc q[ 3. . 0]c outjis hu10ins t 2c lkr s tenc q[ 3. . 0]c ou tjis hu 10ins t 3c lkr s tenc q[ 3. . 0]c ou tjis hu 10ins t 4c lkrs tenc q[ 3. . 0]c outjis hu10ins t 5c 1[ 3. . 0]c 2[ 7. . 4]c 3[ 11. . 8]c 4[ 15. . 12]c 5[ 19. . 16]c 6[ 23. . 20]D [ 23. . 0]BZins t 7 第 18 頁(yè) D=c6amp。c5amp。c4amp。c3amp。c2amp。c1。 把六個(gè)四位數(shù)據(jù)并置成二十四位數(shù)據(jù) end process。 end bhv。 其作用是把 6 個(gè) 10 進(jìn)制計(jì)數(shù)器各自產(chǎn)生的 4 位數(shù)字，按從低到高的順序并置成 24 位數(shù)據(jù)，以便于 FPGA 發(fā)送給單片機(jī)。因?yàn)閱纹瑱C(jī)的 I/O 口有限，不能一次性的接收 24 位數(shù)據(jù)，所以并置成的 24 位數(shù)據(jù)還要進(jìn)行處理。 將 6 位 10 進(jìn)制計(jì)數(shù)器進(jìn)行編譯，編譯通過(guò)后進(jìn)行仿真，仿真結(jié)果如下： 圖 6位 10進(jìn)制計(jì)數(shù)器 仿真 圖 其仿真波形真確無(wú)誤后生成元件符號(hào)圖如下圖所示： 圖 6位 10進(jìn)制計(jì)數(shù)器 頂層 圖 鎖存器 鎖存器的作用是當(dāng)計(jì)數(shù)的使能信號(hào)無(wú)效后，即計(jì)數(shù)完成后將計(jì)數(shù)的結(jié)果輸出，使輸出結(jié)果可以穩(wěn)定的顯示在液晶上，其中鎖存信號(hào)是由測(cè)頻控制器產(chǎn)生的 。其程序如下： library ieee。 use 。 use 。 entity lock1 is port(clk: in std_logic。 cin:in std_logic_vector(23 downto 0)。 cout: out std_logic_vector(23 downto 0) )。 end entity lock1 。 architecture one of lock1 is signal a:std_logic_vector(23 downto 0)。 begin clkenrstDOUT[23..0]COUT1JISHU10_6ins t 第 19 頁(yè) process(clk,a) begin if clk39。event and clk=39。139。 then 時(shí)鐘信號(hào)的上升沿來(lái)了就把計(jì)數(shù) a=cin。 結(jié)果輸出 end if。 end process。 cout=a。 end one。 編譯成功后生產(chǎn)的元件圖如下： 圖 鎖存器頂層圖 數(shù)據(jù)輸出部分 這部分是整個(gè)測(cè)頻程序的關(guān)鍵部分，也是花時(shí)間最多的一部分，程序如下： library ieee。 use 。 entity reg_8 is port(en,rst:in std_logic。 din:in std_logic_vector(23 downto 0)。 計(jì)數(shù)器記得的二十四位數(shù)據(jù) dout:out std_logic_vector(7 downto 0))。 要輸出的八位數(shù)據(jù) end reg_8。 architecture behav of reg_8 is signal count: integer range 4 downto 0。 把 count 定義為五位的全局變量 begin process(en,din,count,rst) variable count: integer range 4 downto 0。 begin if rst=39。039。then 復(fù)位信號(hào)來(lái)了，先把 count 清零 count=0。 elsif count=4 then count 自加到 4 后要進(jìn)行清零 count=0。 以便進(jìn)行下一次狀態(tài)的循環(huán) elsif en39。event and en=39。139。 then 使能信號(hào)上升沿來(lái)了 c lkc in[ 23 ..0]c ou t[23 ..0]loc k 1ins t1 第 20 頁(yè) count=count + 1。 count 進(jìn)行加一 end if。 case (count) is 狀態(tài)選擇，是二十四位數(shù)據(jù)依次 when 1=dout=din(7 downto 0)。 從低八位都開(kāi)始傳送 when 2=dout=din(15 downto 8)。 when 3=dout=din(23 downto 16)。 when others=null。 end case。 end process。 end behav。 這部分程序的作用是將鎖存器傳過(guò)來(lái)的 24 位數(shù)據(jù)分三批，每批傳 8 位地傳給單片機(jī)，是 FPGA 與單片機(jī)的通信部分。其中使能 en 和復(fù)位 rst 是由單片機(jī)產(chǎn)生的，單片機(jī)先令 rst=0,使計(jì)數(shù)變量 count=0，接著令 en=1，產(chǎn)生第一個(gè)使能信號(hào)，使 count=1，將低八位數(shù)據(jù)傳送給單片機(jī)；接著再令 en=1，產(chǎn)生第二個(gè)使能信號(hào)，使 count=2，將中八位數(shù)據(jù)傳送給單片機(jī)；最后再令 en=1，產(chǎn)生第三個(gè)使能信號(hào)，使 count=3，將高八位數(shù)據(jù)傳送給單片機(jī)。這樣 24 位數(shù)據(jù)就完全傳送給單片機(jī)了。單片機(jī)接收數(shù)據(jù)的順序也是先從低八位，到中八位，再到高八位的傳送的。 編譯成功后仿真產(chǎn)生的波形如下： 圖 數(shù)據(jù)輸出部分仿真 圖 生成元件圖以便頂層調(diào)用： 圖 數(shù)據(jù)輸出部分頂層 圖 FPGA 測(cè)頻的頂層原理圖 將上面介紹的幾個(gè)模塊按下圖所示連接起來(lái)，便構(gòu)成了一個(gè)完整的測(cè)頻程序： enrs tdin[ 23. .0]dou t[7. .0]reg_8ins t5 第 21 頁(yè) 圖 FPGA測(cè)頻的頂層原理圖 對(duì)上面的測(cè)頻總電路圖進(jìn)行仿真，其波形圖如下圖。 圖 FPGA測(cè)頻的頂層原理圖 仿真圖 6 電路調(diào)試 根據(jù)電路原理圖、 PCB 圖把電路板實(shí)物做出來(lái)后，下一步就是電路板調(diào)試。電路板調(diào)試是最關(guān)鍵的一步 ， 前面所做的電路設(shè)計(jì)的成功與否就是在調(diào)試步驟里體現(xiàn)的 。設(shè)計(jì)只是從原理上論證選擇的方案的合理性而已，至于能不能用具體的硬件和軟件實(shí)現(xiàn)出來(lái)，還要把板子做出來(lái)才知道，即使仿真再合理也沒(méi)有用。 調(diào)試主要分為硬件調(diào)試和軟件調(diào)試兩種。 硬件調(diào)試 硬件調(diào)試是很關(guān)鍵的一步，因 為如果硬件調(diào)試沒(méi)有問(wèn)題了，到后面軟件和硬件連調(diào)的時(shí)候只用關(guān)注軟件的調(diào)試就行了，如果硬件沒(méi)調(diào)好，到后面軟件和硬件連調(diào)的時(shí)候若是出了問(wèn)題則不知道是硬件的問(wèn)題還是軟件的問(wèn)題，找問(wèn)題的原因時(shí)會(huì)無(wú)從下手，所以可靠地硬件基礎(chǔ)對(duì)于整個(gè)測(cè)頻體系來(lái)說(shuō)是很重要的。 整形電路調(diào)試、串口發(fā)送部分和單片機(jī)控制模塊調(diào)試 : P IN _ 7 5V C Cbeic e IN P U TP IN _ 9 3V C Cen IN P U TP IN _ 9 2V C Crs t IN P U TP IN _ 7 3V C C1k hz IN P U TP IN _ 1 1 2P IN _ 1 1 4P IN _ 1 1 8P IN _ 1 2 0P IN _ 1 2 2P IN _ 1 2 6P IN _ 1 3 2P IN _ 1 3 4D [ 7. . 0]O U T P U Tc lkenr s tD O U T [ 2 3 . . 0 ]C O U T 1J IS H U 1 0 _ 6in s tenrs tdin [ 23 . . 0]do ut [ 7. . 0]reg _8ins t 5c lkc in[ 23 . . 0]c ou t [ 23 . . 0]loc k 1ins t 11 k h z 1 s _ o u t1 k _ 1 sin s t 61hz enr s tlo a d1 s _ c o n tins t 2 第 22 頁(yè) 單片機(jī)控制模塊調(diào)試 ：首先，使用萬(wàn)用表測(cè)試電路硬件是否連接正常，檢查結(jié)果正常后安放單片機(jī)，加電，使用示波器測(cè)試單片機(jī)的 ALE/PROG 引腳，若測(cè)得的值與理論值結(jié)果 近似一致，則說(shuō)明晶振正常工作。其次，液晶因?yàn)槭切沦I(mǎi)回來(lái)的，所以應(yīng)該是好的；最后 按單片機(jī)的復(fù)位，若不能正常復(fù)位，說(shuō)明復(fù)位電路的電阻或者電容值設(shè)置不合理，需根據(jù)晶振大小重新設(shè)置電阻或電容的值。串口部分的檢查也如此。 整形電路調(diào)試 ：對(duì)整形電路調(diào)試首先檢查電路有沒(méi)有虛焊，短路等，然后對(duì)電路輸入信號(hào)，觀察其輸出是否達(dá)到要求，如果沒(méi)有達(dá)到要求，則檢查電路的各個(gè)參量，分析其對(duì)電路的影響，其實(shí)在畫(huà)原理圖之前，我已經(jīng)先用仿真軟件仿真一下，仿真過(guò)程中不斷改變各個(gè)電參量，以選擇最合適的參數(shù)。 整形電路剛開(kāi)始時(shí)用的是 LM393 搭的 最簡(jiǎn)單的一個(gè)電路，如下圖： 圖 LM393搭的簡(jiǎn)單整形電路 圖 其中參考電壓接地。 但是用萬(wàn)用板把這個(gè)電路搭出來(lái)后發(fā)現(xiàn)整形的波形不太好，有雜波干擾。后面查模電課本選擇了搭成遲滯比較器的方式，輸出波形較好了。另外還要注意的是：經(jīng)過(guò)實(shí)驗(yàn)驗(yàn)證， LM393 最適宜的工作電壓是 1V，之前輸 入的電壓都是大于 3V的，所以在進(jìn)行調(diào)試時(shí)直接從信號(hào)源輸出信號(hào)經(jīng)過(guò)整形電路然后用信號(hào)源進(jìn)行觀察，發(fā)現(xiàn)輸出的波形很差，并且一直在跳躍，根本無(wú)法進(jìn)行測(cè)量。我查 LM393 的資料手冊(cè)，它的電源電壓范圍寬度：?jiǎn)坞娫矗?2V 到 36V,雙電源：正負(fù) 1V 到正負(fù)18V。后面我才常識(shí)性的減少輸入電壓的大小，發(fā)現(xiàn)減少到 1V 時(shí)，整形輸出的波形才比較好。所以從網(wǎng)上找到的資料手冊(cè)也可能是有問(wèn)題的，實(shí)踐才是最值得信賴的。有時(shí)候也要進(jìn)行大膽的嘗試才有可能得出預(yù)想的結(jié)果。 第 2