【導讀】版圖中常見的幾個失效機制。導師姓名(職稱)：XXX（講師）。文獻提交日期：2020年03月01日

　　

【正文】 that experiences unanticipated minoritycarrier injection can potentially latch up. Even if it dose not actually do so, it is still likely to malfunction. Not only do electrons injected into the substrate pose a potential threat, but so do holes unintentionally injected into wells or tanks. Preventative Measures (Substrate Injection) Fundamentally, there are four ways to defeat minoritycarrier injection: (1) eliminate the forwardbiased junctions that cause the problem, (2) increase the spacing between ponents, (3) increase doping concentrations, and (4) provide alternate collectors to remove unwanted minority carriers. All of these techniques provide some benefit, and inbination they can correct almost any minoritycarrier injection problem. 版圖中常見的幾個失效機制 （Ｆａｉｌｕｒｅ Ｍｅｃｈａｎｉｓｍｓ） 集成電路是極為復雜的器件，幾乎不能達到完美。大多數器件都存在著微小的不足或缺點，并將最終導致失效。這類期間會在多年正常工作后突然無法繼續(xù)使用。工程師們通常依靠品質保證程序發(fā)現隱藏的設計缺陷。在嚴酷的環(huán)境下工作可加速許多失效機制，但是并非每個設計缺陷都可通過測試發(fā)現，因此設計者必須盡可能找出并消除這些缺陷。 集成電路版圖會造成多種類型失效。如果設計者了解潛在的薄弱環(huán)節(jié)，那么可以在集成電路中加入保護措施以防止失效。 靜電泄放（ Electrostatic Discharge） 幾乎任何形式的摩擦都會產生靜電。例如，如果在干燥空氣中拖著腳在地毯上走，然后去摸金屬門 ，那么在手與門之間會擦出火花。人體變成電容器，拖著腳在地毯上走可對人這個電容器充電到 10000V 或者更高。當手接近門時，瞬時的放電就會產生可見的火花和電擊的感覺。低于 50V的放電將毀壞典型集成 MOS晶體管的柵介質。這樣低的電壓既不會產生可見的火花，也不會感覺到電擊。幾乎所有人或機械行為都可能產生這種低程度的靜電泄放。 適當的控制措施可使靜電泄放的風險減至最低。對 ESD 敏感器件（包括集成電 路）應總是存儲于靜電屏蔽包裝中。接地的腕帶和烙鐵可減少潛在的靜電泄放機會。加濕器、離化器和抗靜電地毯可減少工作環(huán)境和器械上的靜電荷積累。這些措施可減少但不會消除 ESD 損壞，所以制造商無一例外地在集成電路中采用特殊的 ESD 保護結構。設計這些結構是為了吸收和耗散中等程度的 ESD 能量而不造成損害。 通過特殊的測試可測試出集成電路對 ESD 的敏感度。最常見的 3 種測試結構稱為人體模型、機器模型和充電模型。人體模型采用如下圖所示電路。當按下開關，被充電到一定電壓的 150pF 電容通過 的串聯電阻向被測器件放電。理想 情況下，應單獨測試每對管腳對 ESD 的敏感性，但大多數測試規(guī)則只指定了有限的管腳組合以節(jié)省測試時間。對每對管腳加上一連串的正脈沖和負脈沖，例如，3 正 3 負。完成對 ESD 加壓后， 檢測這部分是否應能達到電性要求。一般認為現代集成電路可承受 2KV HBM 測試。某些特殊部分管腳要求能承受 25KV HBM 測試。 ? 圖 1 人體模型 下圖顯示了采用機器模型的電路。充電到一定電壓的 200pF 電容通過 的串聯電感向被測器件放電。和ＨＢＭ測試相同，每個管腳組合加上預先 確定的一連串正脈沖和負脈沖。機器模型只采用一個小店干限制峰值電流，構成了比人體模型更為嚴格的測試。沒有器件能夠在５００Ｖ以上的機器模型測試下繼續(xù)使用 。 H? 機器模型 第三種ＥＳＤ測試稱為充電器件模型，該模型正在逐漸取代機器模型。充電器件模型將集成電路封裝上端朝下方在接地的金屬板上，然后通過高值電阻對器件充電到一定電壓。用特殊探針使一個管腳對地阻地放電。研究者相信該過程比人體模型或機器模型更精確地模擬了工廠操作環(huán)境。ＣＤＭ測試方法產生了極大電流的短脈沖。典 型測試規(guī)則采用１ ~１ .５ＫＶ的ＣＤＭ測試。 影響 靜電泄放引起幾種不同形式的點損壞，包括介質擊穿、介質退化和雪崩誘發(fā)結 漏電。在極端情況中，ＥＳＤ放電甚至可以蒸發(fā)金屬層或粉碎體硅。 小于５０Ｖ的電壓可擊穿典型ＭＯＳ晶體管的柵介質。擊穿過程只有幾納秒，不需要持續(xù)的電流，并且是不可逆的。擊穿一般使晶體管的柵和被柵短路。采用薄絕緣介質的電容也容易出現這種機制。對只連接到柵或電容的管腳發(fā)生的ＥＳＤ放電通?？墒蛊骷p壞。如果該管腳還連著擴散區(qū)，那么在柵氧化層擊穿前還可能發(fā)生雪崩擊穿。 發(fā)生ＥＳＤ發(fā)電后，可能只對介質完整 性有影響并非擊穿。受損的介質會在任意時刻失效，也許是成千次的正常工作后。這些產品常常在到達顧客手中發(fā)生失效。測試不能篩選出這類延遲ＥＳＤ失效；或者說，必須保護易損介質，防止經受過大電壓。 盡管結比介質堅固的多，但也同樣會受到ＥＳＤ破壞。雪崩擊穿結會向少量硅中傾入大量能量。極大的電流密度可使金屬連線移動并穿過接觸，從而使下面的結短路。過量的熱還可以通過硅熔化或破裂使結發(fā)生物理變化損壞。這些結損壞的形式多表現為短路。沒有完全損壞的雪崩結通常表現為漏電流增大。與過應力介質不同，損壞結通?？衫^續(xù)工作而不會進一步退化 。通常規(guī)定集成電路有遠大于測試時觀察到的漏電流，從而為ＥＳＤ誘發(fā)漏電留有裕量。然而，持續(xù)發(fā)生ＥＳＤ常使結退化并超出這些寬松的限制。 防護措施 所有的易損管腳必須有與焊盤連接的ＥＳＤ保護結構。一些管腳可以抗ＥＳＤ，因此不需要另加保護 。例如與襯底和大擴散區(qū)連接的管腳。這種大的結有能力在ＥＳＤ損壞其他電路之前分散并吸收了能量。不加ＥＳＤ保護電路而能承受ＥＳＤ事件的管腳和器件成為具有自保功能。 連接到相對小擴散區(qū)的管腳容易出現ＥＳＤ誘發(fā)結損壞。這類結只是因為不夠大，以至于不能進行自保護。某些結特別易受ＥＳＤ損壞。 NPN 晶體管發(fā)射結雪崩擊穿會永久降低其 223。值。電路設計者又是通過重新安排電路去掉這種易損壞。因為 ESD 敏感性難以預測，因此謹慎的設計者會給所有管腳增加保護器件，即使某些管腳幾乎不會受到這種損害。 只與 MOS 晶體管的柵或淀積電容電極連接的管腳極易受到 ESD 損害。人們已經開發(fā)出特殊的輸入保護結構，用來保護介質防止發(fā)生 HBM和 MM事件。 CDM事件極高的電流特性需要額外的保護結構，稱為 CDM 鉗位，放置在易損器件附近。 某些標準雙級工藝采用的薄發(fā)射區(qū)氧化層也易發(fā)生 ESD 誘發(fā)擊穿。保證與外部焊盤相連的金屬線不穿過任何不與之相連的發(fā)射區(qū)可消除這種易受損性?；蛘撸捎门c用于保護柵類似的 ESD 結構可以保護這種易受損電路。大多數現代標準雙極性公藝采用厚的發(fā)射區(qū)氧化層，從而不再需要這些預防措施。 用于模擬集成電路的成功 ESD 結構通常要求具有相當 的創(chuàng)造性。為滿足寬電壓范圍和模擬電路中多種易損器件的要求，需要許多保護電路。此外，還必須對保護器件進行研究以確保起步影響所保護的電路的正常工作。 天線效應（ The Antenna Effect 我們知道干法刻蝕會在晶片表面淀積電荷。暴露的導體可 以收集能夠損壞薄柵介質的電荷。這種失效機制稱為等離子致損傷，或更生動稱為天線效應。天線效應產生場致漏電流，可引起強場介質立刻或延遲失效。 影響 關于引起天線效應的電荷的準確來源是有爭議的。等離子本身包含了相同數量的正負粒子 。然而不統計只會引起等離子體內局部電荷密度的波動。提出的某些機制包括由于反應器設計導致的不均勻性、 AC 等離子激發(fā)和一種稱為電子遮蔽的效應，及相鄰幾何圖形對各向同性電子流的阻止程度大于各向異性粒子流。不管準確的機制如何，經驗表明對導體層的干法刻蝕和隨后的去光刻膠都會引起等離子致損傷。 必須評 估每個導體層刻蝕和去膠過程中天線效應的影響。考慮多晶硅的情況，在多晶刻蝕的初始階段，整個晶圓表面被連續(xù)的多晶層覆蓋。電荷通過光刻膠中的所有開孔到達多晶硅層。顯然，引發(fā)天線效應的波動沿著晶圓寬度大部分相互抵消，因此對晶圓沒損壞。在刻蝕工藝到一半時，單個多晶機構彼此分離 。每個多晶結構都暴露在等離子體的外圍吸附了電子。該電荷通過柵氧化層注入，因此給定多晶硅結構對天線效應的敏感性與其總周長和下層有源柵面積之比相關。這種周長天線比越大，等離子致損傷的風險越大。大多數工藝規(guī)定了多晶硅的最大允許周長天線比，典型值為 100μm。 在最后的去除光刻膠階段，多晶硅結構的整個表面都暴露于等離子體。每個圖形在其整個表面吸附電荷并通過薄柵氧將電荷注入，因此給定多晶硅結構對天線效應的敏感性與總面積和下層有源柵面積之比有關 。這種面天線比越大，等離子致損傷的風險就越大。大多數工藝規(guī)定了多晶硅的最大允許面天線比，典型值為 500。 由于每個導體層在刻蝕和去膠過程中易受天線效應的影響，所以每層都有自己的周長天線比和面天線比?？紤]第二層金屬的情況，在快要完成刻蝕工藝的時候，單個的第二層金屬圖形相互分離。然而，這些結構可能通過下層的導體層被連接起來。 因此，在圖形挨著圖形時不能估計天線效應，而必須定義電學連接的圖形的集合。在第二層金屬可是過程中，每個節(jié)點收集的電荷與暴露于等離子體的第二層金屬周長成正比，并且通過構成部分節(jié)點 的多晶硅圖形下的有源柵將該電荷注入。因此，第二層金屬節(jié)點的周長天線比等于第二層金屬節(jié)點的總周長除以節(jié)點多晶硅圖形下的有源柵面積。同樣，對去膠損害的評估取決于第二層金屬的面積天線比，定義為節(jié)點的總的第二層金屬面積以該節(jié)點多晶硅圖形下的有源柵面積。 人們在理解天線比與柵介質損害的關系上已投入了大量精力，許多問題仍然不能確定一些研究者發(fā)現了 PMOS 柵氧化層比 NMOS 柵氧化層對等離子致損傷更敏感的證據。因此，一些工藝為每種類型的氧化物規(guī)定了單獨的天線比。其他研究者表示氧化隔離可以大大的減少等離子致損傷，原因可能是限制了可以流過柵氧化層任意區(qū)域的電流緣故。 防護措施 任何天線比 超過規(guī)定值的節(jié)點時必須返工，采用的具體技術取決于涉及到哪一層。在多晶硅的例子中，通過插入金屬跳線可以減少該比值。如下圖，這個電路包括一條很長的跨過最小尺寸ＭＯＳ晶體管 M1 的多晶硅連線。該多晶形狀的天線比將明顯增大。然而，如果在晶體管附近的多晶硅連線中插入短的金屬跳線，則單一的 多晶圖形將變成兩個分開的多晶圖形。左側的圖形有相對較小的天線比，右側的圖形的天線比為 0，因此其下沒有柵氧化層。因此，增加金屬跳線可消除任何潛在的問題。 1M1MoatNM Poly 1?Metal 2M2MNMo at o x i d e g a t e eV u l a n e r a b lj u m p e r 1M e t a l 圖 3 因為在電荷損壞柵氧前，金屬節(jié)點可與任意泄露電荷的擴散區(qū)相連，所以金屬層相對來說更難評估。對于柵氧化層厚度超過 400 ? 的工藝， MOS 晶體管的源/漏結通常會在柵氧損壞前發(fā)生雪崩擊穿。在這種情況 下，計算天線比時，一般可以忽略連接漏 /源擴散區(qū)的任何節(jié)點。如果發(fā)現金屬節(jié)點的天線比過大，則可在上層金屬上 放置跳線，或將漏 /源擴散連接到節(jié)點可以消除這個問題。如果電路中不包含與節(jié)點相連的晶體管，則可連接一個稱為泄露器的小結構作為代替。下圖顯示了ＮＳＤ／ P 型外延層和ＰＳＤ／Ｎ阱泄露器的實例。對于厚氧工藝，往往選用 NSD/P 型外延層泄露器。這種結構本質是一個陽極連接金屬節(jié)點、陰極連接襯底的二極管。如果節(jié)點電位降到襯底電位以下，則泄露器正向導通，并鉗住電壓；如果節(jié)點電位上升超過襯底電位，則ＮＳＤ／ P 型外延層會先于厚氧損壞前發(fā)生雪崩擊穿。 N M o a tC o n t a c twellN ?PM oatC o n t a c t 圖 4 薄氧工藝采用的泄露問題更多一些。不能依賴ＮＳＤ／Ｐ型外延層結的雪崩擊穿電壓來保護遠薄于４００ ? 的氧化層。經驗表明，薄氧工藝中的節(jié)點可通過NSD/P 型外延層和 PSD/N 阱泄露器相結合得到保護。如果節(jié)點電位降到襯底電位以下， NSD/P 型外延層泄露器將正偏；如果節(jié)點電位升到Ｎ阱電位上，ＰＳＤ／Ｎ阱泄露器將正偏，但在正常工作時，反偏 N 阱 /P 型外延層結會阻止電流流經該結構 。在粒子刻蝕反應過程中，等離子體的輝光射到晶圓上，從而會激發(fā)Ｎ阱／Ｐ型外延層結耗盡區(qū)內的光生成，引起結泄露。 這種泄露有助于帶走注入到Ｎ阱上的電荷。為了使 N 阱 /P 型外延層泄露器發(fā)揮正常的作用，至少結的部分外圍不能用金屬覆蓋，并且距離要在 N 阱之外至少 5~10μm 處。每當插入泄露器