【文章內(nèi)容簡(jiǎn)介】 vice Extractor）、設(shè)計(jì)布局與電路 list 的比較器 (LVS)、CMOS Library、 Marco Library，這些模塊組成了一個(gè)完整的 IC 設(shè)計(jì)與驗(yàn)證解決方案。 LEdit Pro 豐富完善的功能為每個(gè) IC 設(shè)計(jì)者和生產(chǎn)商提供了成都電子機(jī)械 高等專科學(xué)校畢業(yè)論文（設(shè)計(jì)） 21 快速、易用、精確的設(shè)計(jì)系統(tǒng)。 設(shè)計(jì)規(guī)則 設(shè)計(jì)規(guī)則的作用 :1設(shè)計(jì)規(guī)則規(guī)定了生產(chǎn)中可以接受的幾何尺寸的要求和達(dá)到的電學(xué)性能。 2對(duì)設(shè)計(jì)和制造雙方來(lái)說(shuō)，設(shè)計(jì)規(guī)則既是工藝加工應(yīng)該達(dá)到的規(guī)范，也是設(shè)計(jì)必循遵循的原則 .3 設(shè)計(jì)規(guī)則表示了成品率和性能的最佳折衷 設(shè)計(jì)規(guī)則有以下幾種類型： Minimum Width（最小寬度） 、 Exact Width （精確尺寸） 、 Not Exist、 Spacing（最小間距） 、 Surround（最小覆 蓋） 、 Overlap（最小交疊） 、 Extension（范圍）、 Density(密度 ) 。 Width （最小寬度） 該層上所有 object 在任意方向上的寬度 2. Exact Width（ 精確尺寸 ） 該層上所有 object 在特定方向上的準(zhǔn)確寬度 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 22 Exist 在指定的層上，所有 object 都不能存在 .這是唯一不含距離的規(guī)則 4. Spacing （ 最小間距 ） 在指定的層上或者在指定的兩層之間的 object 的最小間距 5. Surround（ 最小覆蓋 ） 一個(gè)層上的物體，在每個(gè)方向上，被另一層上的物體至少要環(huán)繞 x各單位 6. Overlap（ 最小交疊 ） 一個(gè)層上的物體必須與另一個(gè)層上的物體交疊的最小尺寸。重疊大于規(guī)定距離或邊緣重合都不算違規(guī) 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 23 7. Extension （ 范圍 ） 一個(gè)層上的物體必須超過(guò)另一個(gè)層上的物體的邊界的最小尺寸。當(dāng)：距離超過(guò)指定數(shù)字，只有一邊剛好重合，其他都在物體之外、 被完全 surround 的時(shí)候，不算是違背規(guī)則 8. Density(密度 ) 按照規(guī)則，查找 layer1 下拉選框中制定的密度推導(dǎo)層中的對(duì)象，并對(duì)其加以標(biāo)成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 24 志。 Layer1 下拉選框中制定的圖層必須是密度類型的推導(dǎo)層。如有多變性輸出到密度層，就構(gòu)成違規(guī) 集成電路版圖設(shè)計(jì) 為了把設(shè)計(jì)的線路生產(chǎn)為集成電路，還必須進(jìn)行版圖設(shè)計(jì)。即根據(jù)線路中各器件的尺寸和互連進(jìn)行合理的布局。版圖設(shè)計(jì)的優(yōu)劣，很大程度上決定了產(chǎn)品的成品率和可靠性。 在版圖設(shè)計(jì)中的考慮原則是盡可能縮小有源區(qū)（即僅包括器件和互連引線部分，不包括鍵合點(diǎn)》。這不僅可以減小芯片面積，而且有利于 成品率提高。電源線和地線的走線要通暢，減小串聯(lián)電阻，保證電路的參量指標(biāo)。在可能的條件下，引線孔盡量開(kāi)大，保證接觸良好?，F(xiàn)代化的計(jì)算機(jī)輔助制版技術(shù)，能大大減小人力，做出最佳圖形，特別是為大規(guī)模集成電路所必需。 畫 PMOS版圖的詳細(xì)步驟 ： 將屏 幕 改為 256色，打開(kāi) LEdit程序 ，系統(tǒng) 自 動(dòng)將工作文 件 命名為 L ； 選 擇 save as命 令，將 文 件另 存為 新文件 名 ； 取 代設(shè) 定 ： 選 擇 Replace setup命 令，進(jìn) 行 設(shè)計(jì) 規(guī)則取 代 ； 編輯 組 件， 進(jìn)行 環(huán)境設(shè) 定 ：選 擇 setup— design命 令對(duì)單 位 格點(diǎn) 等進(jìn) 行設(shè)定； 選取 圖 層： 在左 邊有個(gè) 圖 層面 板， 可以選 擇 要 繪 制的 圖 層； 繪制 N Well： LEdit編輯環(huán)境 假 設(shè)是 P襯 底 ， 所以可 以 直接 繪 制 N Well區(qū) 域 ； 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 25 繪制 Active 圖 層 ，即工 作 區(qū)； 截面 觀 察： 選擇 命令 tools— crosssection命 令，可 以 模擬 在基 板上根 據(jù) 版圖 制作 出來(lái)的 結(jié)果； 設(shè)計(jì) 規(guī) 則檢 查： 版圖必 須 配合 設(shè)計(jì) 規(guī)則進(jìn)行繪制， 利 用 DRC可以確保 流 程效 率 。 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 26 繪制 P Select圖層： 定 義 P型 摻 雜 的 范 圍 ， P Select圖 和 Active交集處定 義為 pdiff； 1繪制 poly 圖層 。 1繪制 Active Contact圖 層： 用 來(lái) 作 源 /漏信 號(hào)外接 連 線 。 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 27 1繪制 Metal1圖 層 。進(jìn) 行 DRC檢查 后 保存結(jié) 果 . NMOS 版圖設(shè)計(jì) 畫 NMOS 版圖 的步驟和方法和畫 PMOS 雷同，所需要注意的是應(yīng)為 LEdit 編輯環(huán)境 假 設(shè)是 P 襯 底 ， 所以可以直接 Nselect 圖層。 CMOS 運(yùn)放版圖設(shè)計(jì) 最 初構(gòu)想： CMOS 運(yùn)算放大器的電路如圖 11 所示，器件的寬長(zhǎng)比以標(biāo)在圖中。它由偏置電路、差分電路、共源放大級(jí)、輸出緩沖等 4個(gè)部分組成。偏置電路由M1 M15 和 M9 M101 組成，它們分別為 M5和輸出級(jí)提供偏置電流。 M14 和 M15作為 M5 的偏置電路具有相同的柵長(zhǎng)和柵寬，可以看做是一個(gè)大約為 880千歐的電阻，它和 VDD 組成電流源。 M91 和 M101 為源跟隨緩沖級(jí)提供偏置。差分放大級(jí)由 M1~M4 和 M6組成， M1 和 M2 管構(gòu)成源端耦合對(duì)， M5 管和 M6 管構(gòu)成電流鏡，用于為耦合對(duì)提夠偏置電流源 ISS。 M1和 M2可看做 是 M3的 M4負(fù)載。共源放大級(jí)由 M7 管、 M8 管 m13 和電容 C 組成。輸出緩沖級(jí)由 M M10 構(gòu)成。 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 28 圖 31 1）差分電路 在運(yùn)算放大電路中，差分放大在輸入級(jí)起著重要的作用，它的性能好壞影響著整個(gè)運(yùn)放的品質(zhì)。因此，這里要求 CMOS 要有很好的匹配。這個(gè)差分電路是由 2 個(gè) PMOS和 3 個(gè) NMOS 構(gòu)成，其中 PMOS 的 W/L=70/5,而 NMOS 的W/L=15/5，所以我們可以把器件分成多個(gè) PMOS 或 NOMS 并聯(lián)來(lái)減小寄身參數(shù) 。 在設(shè)計(jì) PMOS 和 NMOS 時(shí)已經(jīng)做了改進(jìn)，也為了能夠讓版圖能夠更匹配，就要讓器件盡可能的靠近，然后就按照電路圖將各端點(diǎn)連接起來(lái)。 圖 32 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 29 1. 將 PMOS 和 NMOS 按設(shè)計(jì)總圖位置放好，然后將 PMOS 柵極聯(lián)在一起，并畫出VDD 和 GND 區(qū)域。并在 VDD 區(qū)域進(jìn)行畫上源接觸孔，目的是為了增加電源線和阱接點(diǎn)。 圖 33 NMOS 管與 PMOS 管按照電路圖連接起來(lái)，并將電流源器件接地。 圖 34 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 30 ，將輸入、輸出連上 圖 35 差分電路 2）偏置電路 仿照上面步驟 1~4，可得到 M1 M15 的版圖，如圖： 圖 36 偏置電路 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 31 3）共源放大級(jí)和輸出緩沖級(jí) 這兩個(gè)部分可看做是一個(gè)整體，電容 C在次用與降低高頻段的增益，起補(bǔ)償作用， M13 在次充當(dāng)電阻。因此，在設(shè)計(jì)時(shí)主要考慮 M91 和 M101，M9和 M10 的匹配就可以了，其余的用 Metal2 做第二層連接。 圖 37 共源放大和輸出緩沖 成都電子機(jī)械 高等專科學(xué)校畢業(yè)論文（設(shè)計(jì)） 32 4） 最后將所有分離 的部分連接起來(lái)就形成 一個(gè)帶補(bǔ)償?shù)倪\(yùn)算放大版圖設(shè)計(jì)。 圖 38 CMOS 運(yùn)放版圖 優(yōu)化設(shè)計(jì) 電路中的功能不同， M3 和 M4在電路中為差分電路充當(dāng)電阻，是為了減小版圖面積因此要求的匹配度不高。而 M14 和 M15是為 M5提供電流，匹配要求高些。版圖設(shè)計(jì)思路如下： 圖 39 PMOS 器件 成都電子機(jī)械 高等專科學(xué)校畢業(yè)論文（設(shè)計(jì)） 33 這是最我開(kāi)始畫出的 PMOS 版圖，可以看到相對(duì)與柵長(zhǎng) 5 微米， 70微米有些太寬了，因此我決定將器件縮小些。我把它做成 4 個(gè) 微米寬的 PMOS并且并聯(lián)起來(lái)，這樣的結(jié)構(gòu)還是具有同樣的柵寬： 4 =70 微 米。 圖 310 分離的 PMOS 器件 同時(shí)，因?yàn)樗膫€(gè)柵極并聯(lián)，按照基本電阻方程，四個(gè)相等的電阻并聯(lián)結(jié)果等于原先電阻的四分之一。這樣的分裂所產(chǎn)生的總效果是寄身電阻只有原先的電阻的十六分之一。當(dāng)然，器件不可能無(wú)限的分裂縮小，我們要根據(jù)版圖規(guī)則來(lái)進(jìn)行優(yōu)化。但是這樣做也有不足之處，器件之間有段距離會(huì)影響匹配，因此這樣做可能得不償失，所 以這時(shí)的版圖還不是完成品，還需要繼續(xù)優(yōu)化。而下一步我打算對(duì)四個(gè)器件連接進(jìn)行優(yōu)化，利用源漏可以互換的原理，將器件左右翻轉(zhuǎn)，然后進(jìn)行連接。 這時(shí)四個(gè) PMOS 管的源漏以 SDDSSDDS 排列。現(xiàn)在就可以將原先獨(dú)立的源漏區(qū)合并起來(lái)成為共有的源級(jí)或漏級(jí)。如圖， 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 34 圖 311 源漏合并 這時(shí)的 PMOS 比原來(lái)的設(shè)計(jì)好多了，不僅寄身參數(shù)更小，工作速度更快，而且連接也更方便。但版圖設(shè)計(jì)中，因?yàn)槎嗑Ч璧碾娮柽h(yuǎn)大與金屬，所以會(huì)存在一些潛在的危險(xiǎn)。因此，如果可以就盡可能的減少多晶硅的連線。同時(shí)我覺(jué)得這還不是完全的優(yōu)化，在查閱圖書管資料后發(fā)現(xiàn)原來(lái)可以將原先突出的金屬收縮到器件內(nèi)部 以縮小面積，同時(shí)用金屬線將分開(kāi)的多晶硅柵條連接取代原來(lái)的多晶硅直接連接，這樣連接更可靠，并且信號(hào)對(duì)每一個(gè)柵的傳送都是相同的。 在圖 312同時(shí)還可以看到，在 MOS管兩側(cè)各多了一條陪襯的多晶硅條。因?yàn)樵诜至哑骷?，位于最外?cè)的多晶硅柵極被鉆孔的程度比器件內(nèi)部的多晶硅柵極大，導(dǎo)致 4 個(gè)并行的 MOS 管間出現(xiàn)失配。加入陪襯多晶硅的作成都電子機(jī)械 高等專科學(xué)校畢業(yè)論文（設(shè)計(jì)） 35 用就是減小鉆孔蝕 對(duì)最外側(cè)多晶硅條的影響。如下圖， 圖 312 外圍金屬線內(nèi)縮 這是目前我所能畫出的比較優(yōu)化的版圖，我的每一次努力都是為 了確保寄身元件對(duì)電路的影響最小。 2）電容設(shè)計(jì)及計(jì)算 關(guān)于電容，我采用的是多晶硅和擴(kuò)散區(qū)組成的版圖，這是單層多晶硅工藝中使用的方法。先在下級(jí)電極板區(qū)域進(jìn)行摻雜，這是為了電容器專門增加的一次工藝，然后用常規(guī)工藝生長(zhǎng)柵氧化層和淀積作為上電極板的多晶硅。 成都電子機(jī)械 高等?？茖W(xué)校畢業(yè)論文（設(shè)計(jì)） 36 圖 313 基本電容器 同樣這里也選擇把電容 C 分成幾個(gè)器件串聯(lián)，因此最后的版圖設(shè)計(jì)電容 C 為下圖， 圖 314 串聯(lián)電容器 這里關(guān)于電容的計(jì)算我做下說(shuō) 明，因?yàn)?MOS 集成電路中的電容幾乎都是平板電容器。平板電容器的電容表示如下： 成都電子機(jī)械 高等專科學(xué)校畢業(yè)論文（設(shè)計(jì)） 37 C =ε Oε OXWL/TOX COX =ε Oε OX/ TOX C = COXWL 式中， COX 單位面積的柵氧化層電容，單位為 F/CM2；ε O 是真空率，其值為 1014 F/CM2。 ε OX是柵介質(zhì)二氧化硅的相對(duì)介電常數(shù)，其值為 ~4，一般取 ； TOX是柵氧化層的厚度； W和 L 是平板電容器的寬度和長(zhǎng)度，二者的乘積即為電容器的面積。 3） 提高匹配程度的版圖設(shè)計(jì) 在 器件匹配中要求比較高 的是差分電路中的兩個(gè)管子，我們知道看一個(gè)差分放大的優(yōu)劣是看兩個(gè) MOS 管的對(duì)稱度，所以 M1 和 M2 的匹配度越好，則器件的品質(zhì)也越好。由于器件的尺寸都相對(duì)較小，和其他的 MOS 管不好匹配，因此我沒(méi)有采用資器件對(duì)稱排