【文章內(nèi)容簡(jiǎn)介】 共提供 了 66 個(gè)可用 I/O 腳 ， 這些引腳可以任意配置為輸入、輸出和雙向方式， 芯片的工作電壓為 +5V。 通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì) FPGA 進(jìn)行配置。配置芯片在每次系統(tǒng)上電以后自動(dòng)將配置文件加載到 FPGA中形成電路。 硬件總體方案介紹 由于模擬 電路復(fù)雜 程度較高 ，而且在檢查電路的時(shí)候會(huì)有很大的工作量，且可調(diào)性差。 并且 電路帶來(lái)的高頻干擾也會(huì)更大，影響波形效果 。而單片機(jī)電路確定方案后不易更改硬件電路，可變性不高，功能修改完善不方便，所以 本次設(shè)計(jì) 除了采 用 CPLD設(shè)計(jì)電路 ，由于其可編程特性，在設(shè)計(jì)調(diào)試時(shí)可以不斷改變電路硬件的邏輯關(guān)系，而不必改變系統(tǒng)的硬件結(jié)構(gòu)，縮短了設(shè)計(jì)周期，提南昌航空大學(xué)學(xué)士論文 14 高了設(shè)計(jì)效率。 在完成模塊程序編譯仿真后，通過(guò) USBBlaster 編程器將系統(tǒng)配置文件下載入 CPLD芯片， 分別將數(shù)控分頻輸入、波形選擇控制輸入以及波形數(shù)據(jù)輸出連接 CPLD主控芯片。 圖 是本次設(shè)計(jì)的基本硬件框圖： 圖 系統(tǒng)基本硬件電路 外部輸入通過(guò)四位撥碼開(kāi)關(guān)控制分頻倍數(shù)，可對(duì)頻率進(jìn)行調(diào)節(jié)，在通過(guò)兩位撥碼開(kāi)關(guān)控制波形選擇，系統(tǒng)時(shí)鐘信號(hào)由開(kāi)發(fā)箱上提供， 八位波形數(shù)據(jù)輸出接試驗(yàn)箱的 DAC 轉(zhuǎn)換模塊，由于示波器只有兩路輸入，所以需要再設(shè)計(jì)一個(gè)D/A轉(zhuǎn)換電路將兩種相位的波形進(jìn)行比較。 CPLD 及 外圍電路設(shè)計(jì) CPLD 主控 電路設(shè)計(jì) 本次設(shè)計(jì)主控電路設(shè)計(jì)基于北京百科融創(chuàng) EDA教學(xué) 開(kāi)發(fā)平臺(tái) ， CPLD芯片為 Altera 公司的 EP1K10TC1003，共 100 個(gè) 管腳，提供 66 個(gè) 可用 I/O 腳，系統(tǒng)包括控制輸入及波形數(shù)據(jù)輸出，共使用 23 個(gè) I/O 腳，圖 為 CPLD主控芯片管腳分配圖。 CPL D 主控電路DAC數(shù)模轉(zhuǎn)換數(shù)控分頻電路波形選擇輸入時(shí)鐘CLK示波器輸出南昌航空大學(xué)學(xué)士論文 15 圖 CPLD 主控芯片 I/O I/O7 腳為 波形控制開(kāi)關(guān)， I/O9 引腳為外部時(shí)鐘輸入口， I/O7I/O70、 I/O6 I/O68 為數(shù)控分頻外部控制端口， I/O20~I/O2 I/O26~I/O2I/O30 腳為初始相位八位波形數(shù)據(jù)輸出端； I/O31~I/O3 I/O45~I/O48 為移向后的波形數(shù)據(jù)輸出端，波形數(shù)據(jù)輸出接 DAC 模塊的八位數(shù)據(jù)輸入，通過(guò)示波器觀察輸出波形信號(hào)。 DAC數(shù)模轉(zhuǎn)換模塊設(shè)計(jì) 由于 從波形 ROM 中讀出的 波形 數(shù)據(jù)還只是一個(gè)數(shù)字信號(hào)，要得到最后的輸出信號(hào)必須經(jīng)過(guò)數(shù)模轉(zhuǎn)換器。因此在波形 ROM 輸出 之后要設(shè)計(jì) 一個(gè) D/A 轉(zhuǎn)換電路。 本次設(shè)計(jì)采用 DAC0832 來(lái)實(shí)現(xiàn) D/A 轉(zhuǎn)換， DAC0832 是雙列直插式 8 位南昌航空大學(xué)學(xué)士論文 16 D/A 轉(zhuǎn)換器，能完成數(shù)字量輸入到模擬量 (電流 )輸出的轉(zhuǎn)換。 由于 其價(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。 數(shù)模（ D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個(gè)系統(tǒng)的性能。 D/A 轉(zhuǎn)換器件的首要特性要求是高速， 其次是轉(zhuǎn)換位數(shù)，本設(shè)計(jì)中選用 8 位的 D/A芯片 DAC0832。 波形幅度量化序列經(jīng) D/A轉(zhuǎn)換后成為階梯波。 D/A的輸出用電壓形式表示一般 應(yīng)為： VV REFNoutD ??? 2 (式 ) 式中 D為 D/A的輸入數(shù)據(jù)值， N 為 D/AC 的位數(shù)，即通常所指的 D/AC 的分辨率， VREF 為輸入 D/A的參考電壓。 DAC0832 對(duì)信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后，將數(shù)字信號(hào)恢復(fù)為模擬信號(hào)，再由UA741 構(gòu)成的放大電路進(jìn)行放大處理，完善波形信號(hào)，使波形能夠達(dá)到標(biāo)準(zhǔn)效果。 外圍 DAC 電路 原理圖 如圖 所示： 圖 DAC0832 外圍電路設(shè)計(jì) 在 DAC 外圍電路中， UA741 接 +12V、 12V電源， DAC0832 接 5V電源，在電源接口處接一電容，起濾除雜波作用，在信號(hào)輸出加入了濾波電路， 接入示波器， 得到穩(wěn)定的波形信號(hào)。 南昌航空大學(xué)學(xué)士論文 17 第四章 軟件程序設(shè)計(jì) 程序部分基于 Quartus II 通過(guò) VHDL 語(yǔ)言實(shí)現(xiàn)。系統(tǒng)采用自頂向下設(shè)計(jì)原則，先完成各個(gè)子模塊仿真設(shè)計(jì)，綜合編譯后，通過(guò)軟件生成圖元文件，再設(shè)計(jì)系統(tǒng)頂層原圖，將各個(gè)模塊連接，最后進(jìn)行系統(tǒng)總體仿真。 系統(tǒng)流程設(shè)計(jì) 本次設(shè)計(jì)主要包括數(shù)控分頻模塊、尋址計(jì)數(shù) 模塊、 360176。移相模塊、波形ROM 儲(chǔ)存模塊、波形選擇模塊等，系統(tǒng)總體設(shè)計(jì)流程圖如下圖 所示： 圖 系統(tǒng)設(shè)計(jì)流程圖 波形 ROM 模塊針對(duì)不同的波形信號(hào)，通過(guò)不同的方式設(shè)計(jì) ROM 模塊，像三角波方波這樣波形簡(jiǎn)單變化緩慢的波形，通過(guò)邏輯單元實(shí)現(xiàn) ROM 設(shè)計(jì)，而對(duì)于正弦波這樣的波形，查找表比較復(fù)雜，波形數(shù)據(jù)較大，所以利用了LPM_ROM 定制法設(shè)計(jì)正弦波的存儲(chǔ) ROM，最后再通過(guò)波形選擇輸出波形數(shù)據(jù)。 數(shù)控分頻模塊尋址計(jì)數(shù)模塊360176。移相模塊波形 ROM儲(chǔ)存模塊波形選擇模塊結(jié)束開(kāi)始南昌航空大學(xué)學(xué)士論文 18 子模塊的設(shè)計(jì) 數(shù)控分頻器 數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù)時(shí)，對(duì)輸入時(shí)鐘產(chǎn)生不 同的分頻比，輸出不同頻率的時(shí)鐘，以改變輸出信號(hào)的頻率。本設(shè)計(jì)中利用并行預(yù)置數(shù)的減法計(jì)數(shù)器實(shí)現(xiàn)，他的工作原理是：減法計(jì)數(shù)器在并行預(yù)置數(shù)的基礎(chǔ)上，在時(shí)鐘的作用下進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)值為零時(shí)產(chǎn)生溢出信號(hào)，加載預(yù)置數(shù)據(jù)，并且將溢出信號(hào)作為分頻器的輸出信號(hào)，實(shí)現(xiàn) N 分頻信號(hào)輸出。其分頻系數(shù) N為 =1ND? （式 ） D為預(yù)置數(shù)的值。為了得到占空比為 50%的矩形時(shí)鐘信號(hào)，將輸出再進(jìn)行二分頻。由此，該分頻器的總分頻系數(shù)為 2N。本設(shè)計(jì)中一個(gè)波形周期由 64 個(gè)時(shí)鐘信號(hào)組成，則輸出信號(hào)頻率為： 2 64clkout ff N? ? （式 ） 時(shí)鐘頻率為 24 MHz。數(shù)控分頻器模塊如圖 所示： 圖 數(shù)控分頻器模塊 略去聲明部分， 數(shù)控分頻器的核心程序如下所示： architecture one of kongzhi is signal full:std_logic。 定義內(nèi)部溢出標(biāo)識(shí) signal temp:std_logic_vector(1 downto 0)。 begin p1:process(clk) N+1 分頻進(jìn)程 南昌航空大學(xué)學(xué)士論文 19 variable t9:integer range 0 to 31。 begin if (clk39。event and clk=39。139。)then 上升沿檢測(cè) if(t9=0)then t9:=d。 重新 加載預(yù)置數(shù) D full=39。139。 計(jì)數(shù)值為零時(shí)，產(chǎn)生溢出信號(hào) else t9:=t91。 否則，進(jìn)行減一計(jì)數(shù)操作 full=39。039。 end if。 end if。 end process。 p2:process(full) 二分頻進(jìn)程 begin if(full39。event and full=39。139。)then 上升沿檢測(cè) if(temp=11)then 二位二進(jìn)制計(jì)數(shù)，最低位每個(gè)時(shí)鐘 temp=00。 翻轉(zhuǎn)一次，由此實(shí)現(xiàn)二分頻 else temp=temp+1。 計(jì)數(shù)值加一 end if。 end if。 end process。 fout=not temp(0)。 選擇二分頻輸出 end one。 南昌航空大學(xué)學(xué)士論文 20 通過(guò) Quartus II 仿真結(jié)果如下圖 所示： 圖 數(shù)控分頻器仿真結(jié)果 通過(guò)以上仿真結(jié)果，在分頻數(shù)據(jù)輸入端輸入“ 0011”，實(shí)現(xiàn) 2(D+1)分頻，在時(shí)鐘信號(hào)輸出端 fout，可以看到，該模塊完成了輸入時(shí)鐘 8 分頻，此模塊設(shè)計(jì)符合理論值。 尋址計(jì)數(shù)器模塊 尋址計(jì)數(shù)器主要用于產(chǎn)生對(duì) R