【正文】 在此，能夠完成此次畢業(yè)設(shè)計(jì)，首先要感謝指導(dǎo)老師劉敏，不管是畢設(shè)方案的了解入門，還是在調(diào)試過程中，劉敏老師都給出寶貴的意見，而且在實(shí)驗(yàn)設(shè)備的支持上給 予了巨大的幫助，特別是提供了本次設(shè)計(jì)所需的實(shí)驗(yàn)平臺，由于不能和筆記本電腦兼容，劉敏老師更是將自己家 的電腦帶過來做這次實(shí)驗(yàn)。系統(tǒng)調(diào)試結(jié)束，本次設(shè)計(jì)基本實(shí)現(xiàn)三相多波形信號發(fā)生器的基本功能。在重新更改正弦波的波形采樣參數(shù)后， 接入系統(tǒng)中進(jìn)行調(diào)試，但是效果并不很明顯，出現(xiàn)的是方波和鋸齒波，正弦波形依舊是缺少 1/4左右，在試過幾次更改正弦 ROM調(diào)用的 文件后，問題還是沒有得到解決。 輸出正弦 ROM中的波形數(shù)據(jù) else Q=data1。在 EDA設(shè)計(jì)中，通過 EDA設(shè)計(jì)的存儲器中的代碼文件必須有 EDA軟件在同一編譯時自動調(diào)入，所以 此類代碼文件 的類型，即初始化文件格式須滿足一定的要求，在 Quartus II中接受兩種格式的初始化文件， (.mif)格式和（ .hex）格式。 將一個尋址空間計(jì)數(shù)時間作為三角波的周期，程序采用前半個周期作加 1操作，后半個周期作減 1操作。 process(address,sel) begin if(sel=00)then 波形控制選擇，輸出 方波 if(address256)then 當(dāng)?shù)刂酚?jì)數(shù)至半個尋址空間，波形數(shù)據(jù)值為data=(others=39。 相移 120176。 在 Quartus II中仿真結(jié)果如圖 ： 圖 計(jì)數(shù)地址仿真結(jié)果 由于系統(tǒng) ROM尋址地址采用 9位地址數(shù)，所以尋址計(jì)數(shù)器通過時鐘 CLK產(chǎn)生 尋址空間為 512字節(jié)的地址。)then 時鐘上升沿檢測 if(count511)then 計(jì)數(shù)范圍為 512字節(jié) count:=count+1。 end process。 end process。)then 上升沿檢測 if(t9=0)then t9:=d。由此，該分頻器的總分頻系數(shù)為 2N。系統(tǒng)采用自頂向下設(shè)計(jì)原則，先完成各個子模塊仿真設(shè)計(jì)，綜合編譯后，通過軟件生成圖元文件，再設(shè)計(jì)系統(tǒng)頂層原圖，將各個模塊連接，最后進(jìn)行系統(tǒng)總體仿真。 由于 其價(jià)格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。而單片機(jī)電路確定方案后不易更改硬件電路，可變性不高，功能修改完善不方便，所以 本次設(shè)計(jì) 除了采 用 CPLD設(shè)計(jì)電路 ，由于其可編程特性，在設(shè)計(jì)調(diào)試時可以不斷改變電路硬件的邏輯關(guān)系，而不必改變系統(tǒng)的硬件結(jié)構(gòu)，縮短了設(shè)計(jì)周期，提南昌航空大學(xué)學(xué)士論文 14 高了設(shè)計(jì)效率。 通過 借助集成開發(fā) 軟件 平臺 進(jìn)行 基本 的 設(shè)計(jì)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（ “在系統(tǒng) ”編程 ）將代碼傳送到目標(biāo) 芯片 中，實(shí)現(xiàn)設(shè)計(jì)的 數(shù)字系統(tǒng) 。晶體振蕩器產(chǎn)生穩(wěn)定度很高的時鐘信號，在時鐘信號的作用下，波形數(shù)據(jù)產(chǎn)生器生成頻率可變的波形數(shù)據(jù)數(shù)字信號，經(jīng)數(shù)模轉(zhuǎn)換電路最終輸出所需波形信號。 信號發(fā)生器設(shè)計(jì)方式介紹 Direct Digital Synthesis(DDS)是 20 世紀(jì) 60 年代末出現(xiàn)的第三代頻率合成技術(shù)。 VHDL 具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力。第四章為系統(tǒng)的軟件設(shè)計(jì)及各模塊的具體功能介紹。 目前市場上的數(shù)字信號發(fā)生器主要采用直接數(shù)字合成技術(shù)，這種波形發(fā)生器不僅可以產(chǎn)生可變頻的載頻信號、各種調(diào)制信號，同時還能和計(jì)算機(jī)配合產(chǎn)生用戶自定義的有限帶寬的任意信號，可以為多領(lǐng)域的測試提供寬帶寬、高分辨率的測試信號。隨著電子技術(shù)的發(fā)展 ,對信號源頻率的準(zhǔn)確度、穩(wěn)定度 ,以及頻譜純度等方面要求越來越高。本人完全意識到本聲明的法律后果由本人承擔(dān)。畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。傳統(tǒng)的信號發(fā)生器由于波形精度低 ,頻率穩(wěn)定性差等缺點(diǎn) ,已經(jīng)不能滿足許多實(shí)際應(yīng)用的需要。 從目前發(fā)展?fàn)顩r來看，國外數(shù)字信號發(fā)生器的研制和生產(chǎn)技術(shù)已經(jīng)較為成熟。第五章介紹了系統(tǒng)調(diào)試過程、解決問題及調(diào)試仿真結(jié)果 。相比其他硬件描述語言， VHDL 的優(yōu)勢表現(xiàn)在以下幾點(diǎn)： （ 1） VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。用 DDS 技術(shù)來設(shè)計(jì)制作一個基于 CPLD的三相多波形函數(shù)發(fā)生器，并使它能輸出正弦波、三角波、方波等波形信號源，三種波形的相位差為 120?。幅度的調(diào)節(jié)可通過改變 D/A轉(zhuǎn)換芯片電阻網(wǎng)絡(luò)的基準(zhǔn)電壓實(shí)現(xiàn) 。 CPLD編程技術(shù)采用 電可擦除儲存單元的 E2PROM或 Flash Memory技術(shù) ，CPLD被編程后改變了電可擦除儲存單元中的信息，掉電后可保存。 在完成模塊程序編譯仿真后，通過 USBBlaster 編程器將系統(tǒng)配置文件下載入 CPLD芯片， 分別將數(shù)控分頻輸入、波形選擇控制輸入以及波形數(shù)據(jù)輸出連接 CPLD主控芯片。 數(shù)模（ D/A）轉(zhuǎn)換電路的作用是把已經(jīng)合成的波形幅值的數(shù)字量轉(zhuǎn)換成模擬量，其速度和特性直接影響整個系統(tǒng)的性能。 系統(tǒng)流程設(shè)計(jì) 本次設(shè)計(jì)主要包括數(shù)控分頻模塊、尋址計(jì)數(shù) 模塊、 360176。本設(shè)計(jì)中一個波形周期由 64 個時鐘信號組成，則輸出信號頻率為： 2 64clkout ff N? ? （式 ） 時鐘頻率為 24 MHz。 重新 加載預(yù)置數(shù) D full=39。 p2:process(full) 二分頻進(jìn)程 begin if(full39。 fout=not temp(0)。 計(jì)數(shù)值加 1 南昌航空大學(xué)學(xué)士論文 21 else count:=(others=39。 由以上仿真結(jié)果看出，尋址計(jì)數(shù)模塊可以產(chǎn)生穩(wěn)定有效的尋址地址。 if(temp512)then dout=temp。139。 南昌航空大學(xué)學(xué)士論文 24 三角波的邏輯發(fā)生程序如下： elsif(sel=01)then 波形選擇控制，輸出 三角波 if(address256)then 前半個周期進(jìn)行加 1 data=address(7 downto 0)。 生成 MIF文件的方式有很多種，在此次設(shè)計(jì)中，正弦 ROM初始化文件采用的是專用 MIF文件生成器， MIF生成軟件 Mif Maker 20xx。 否則輸出 方波或者三角波波形數(shù)據(jù) end if。 然后，再把注意轉(zhuǎn)到程序部分，檢查后發(fā)現(xiàn)，由于系統(tǒng)采用的是 9位地址，但是尋址計(jì)數(shù)器模塊中的尋址空間卻只有 360字節(jié)，沒有將 9位地址寫滿，影響到后面的 ROM尋址輸出，后來將尋址計(jì)數(shù)中的尋址空間加大至 512，這樣就正好在 9位地址計(jì)數(shù)計(jì)滿時尋址空間達(dá)到最大值，再將 ROM模塊中的地址對應(yīng)尋址計(jì)數(shù)器稍作修改，最后在示波器上觀察到方波，三角波及正弦波的穩(wěn)定波形。圖 DAC數(shù)模轉(zhuǎn)化模塊的 焊接 成品圖 ： 圖 DAC0832數(shù)模轉(zhuǎn)換電路 南昌航空大學(xué)學(xué)士論文 34 第六章 結(jié)論 通過本次設(shè)計(jì) ， 基本實(shí)現(xiàn)了三相 多波形信號發(fā)生器 的產(chǎn)生 ，此次設(shè)計(jì)通過DDS技術(shù)與 可編程邏輯器件 CPLD相結(jié)合 ，運(yùn)用 Quartus II開發(fā)平臺實(shí)現(xiàn)多種波形輸出，包括方波、三角波、正弦波，并通過地址移相使得輸出波形實(shí)現(xiàn)相位相差 120176。在設(shè)計(jì)進(jìn)展不前時 ，劉敏老師更是提出了建設(shè)性的意見，并且出現(xiàn)錯誤時 ， 幫助改進(jìn)方案，使得設(shè)計(jì)能夠順利完成。 CPLDs [M].北京：北京航空航天大學(xué)出版社 , 20xx [4].賈豫東、封吉平．用 FPGA實(shí)現(xiàn)任意波形發(fā)生器的兩種方法 [J].計(jì)算機(jī)測量與控制，20xx， 12（ 9）： 895－ 897 [5] 喬廬峰等． VHDL 數(shù)字電路設(shè)計(jì)教程 [M].北京：電子工業(yè)出版社 ， 20xx [6].羅朝霞．高書莉 .CPLD/FPGA設(shè)計(jì)及應(yīng)用 [M].北京：人民郵電出版社， 20xx [7]付慧生．復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì) [M].北京：中國礦業(yè)大學(xué)出版社 ， 20xx [8]李國洪，沈明山等 ． 可編程器件 EDA技術(shù)與實(shí)踐