【正文】 5，等下一個(gè) 地址到輸出波形數(shù)據(jù)將 從南昌航空大學(xué)學(xué)士論文 25 255減到 254，然后每來(lái)一個(gè) 地址 就減一次，直到減到 0，依次重復(fù) ， 輸出的波形數(shù)據(jù)經(jīng)過(guò) DAC0832數(shù)模轉(zhuǎn)換分別形成方波、三角波。)。 該模塊在 Quartus II中的仿真結(jié)果下圖 ： 圖 模 360加法器仿真結(jié)果 南昌航空大學(xué)學(xué)士論文 23 由仿真結(jié)果可知，尋址地址在通過(guò)模 360加法器模塊后，地址向后移 1/3個(gè)尋址空間，仿真結(jié)果在理論值 范圍中 。由于尋址空間為 512 字節(jié) ,所以 在此模塊中地址每次加 170，輸出尋址地址產(chǎn)生 1/3的相位差，當(dāng) 輸出尋址數(shù)大于 512 時(shí) ,須對(duì) 尋址地址進(jìn)行 取模 處理，即超出設(shè)定值作減 512處理。 end if。 begin if (clk39。 翻轉(zhuǎn)一次，由此實(shí)現(xiàn)二分頻 else temp=temp+1。039。 begin if (clk39。本設(shè)計(jì)中利用并行預(yù)置數(shù)的減法計(jì)數(shù)器實(shí)現(xiàn)，他的工作原理是：減法計(jì)數(shù)器在并行預(yù)置數(shù)的基礎(chǔ)上，在時(shí)鐘的作用下進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)值為零時(shí)產(chǎn)生溢出信號(hào)，加載預(yù)置數(shù)據(jù)，并且將溢出信號(hào)作為分頻器的輸出信號(hào)，實(shí)現(xiàn) N 分頻信號(hào)輸出。 DAC0832 對(duì)信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換后，將數(shù)字信號(hào)恢復(fù)為模擬信號(hào)，再由UA741 構(gòu)成的放大電路進(jìn)行放大處理，完善波形信號(hào)，使波形能夠達(dá)到標(biāo)準(zhǔn)效果。 DAC數(shù)模轉(zhuǎn)換模塊設(shè)計(jì) 由于 從波形 ROM 中讀出的 波形 數(shù)據(jù)還只是一個(gè)數(shù)字信號(hào)，要得到最后的輸出信號(hào)必須經(jīng)過(guò)數(shù)模轉(zhuǎn)換器。配置芯片在每次系統(tǒng)上電以后自動(dòng)將配置文件加載到 FPGA中形成電路。 D/A轉(zhuǎn)換采用 8 位的 DAC0832 芯片 。 本系統(tǒng) 采用 Quartus II 開(kāi)發(fā)平臺(tái)， VHDL 語(yǔ)言 編程實(shí)現(xiàn)。 本次設(shè)計(jì)是基于 Quartus II 軟件設(shè)計(jì)的， Quartus II 是 Altera 公司的綜合性PLD/FPGA 開(kāi)發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程 。 可編程邏輯器件 CPLD設(shè)計(jì)流程如圖 所示 ： 圖 可編程邏輯器件設(shè)計(jì)流程圖 如圖 所示 ，設(shè)計(jì)輸入可分為兩種類型，圖形輸入和 HDL 文本輸入，常用的有原理圖輸入和應(yīng)用硬件描述語(yǔ)言設(shè)計(jì)輸入，在下載之前，通過(guò)軟件進(jìn)行綜合和仿真，這種設(shè)計(jì)方法可以節(jié)約設(shè)計(jì)周期，設(shè)計(jì)靈活性，成本低。 第一章為對(duì)多波形信號(hào)發(fā)生器的研究?jī)?nèi)容及發(fā)展的綜合概述。本文根據(jù)信號(hào)波形的產(chǎn)生特點(diǎn)，采用基于 CPLD/FPGA 的 VHDL 硬件描述語(yǔ)言，仿真實(shí)現(xiàn)了多波形發(fā)生器的設(shè)計(jì)。 ：任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）。 作者簽名： 日 期： 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交 的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日 期： 使用授權(quán)說(shuō)明 本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)校可以采用影印、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 注 意 事 項(xiàng) （論文）的內(nèi)容包括： 1）封面（按教務(wù)處制定的標(biāo)準(zhǔn)封面格式制作） 2）原創(chuàng)性聲明 3）中文摘要（ 300 字左右）、關(guān)鍵詞 4）外文摘要、關(guān)鍵詞 5）目次頁(yè)（附件不統(tǒng)一編入） 6）論文主體部分：引言（或緒論）、正文、結(jié)論 7） 參考文獻(xiàn) 8）致謝 9）附錄（對(duì)論文支持必要時(shí)） ：理工類設(shè)計(jì)（論文）正文字?jǐn)?shù)不少于 1 萬(wàn)字（不包括圖紙、程序清單等），文科類論文正文字?jǐn)?shù)不少于 萬(wàn)字。 在現(xiàn)代電子技術(shù)中，信號(hào)源在各種實(shí)驗(yàn)應(yīng)用和實(shí)驗(yàn)測(cè)試處理中應(yīng)用非常廣泛作，為激勵(lì)源，仿真各種測(cè)試信號(hào)。 本文主要內(nèi)容 本 文 的 設(shè)計(jì)主要基于可編程邏輯器件 CPLD 設(shè)計(jì)多波形信號(hào)發(fā)生器， 由VHDL 編程實(shí)現(xiàn)，并通過(guò)外圍數(shù)模轉(zhuǎn)換電路，完成函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)，最后對(duì)整個(gè)波形發(fā)生器進(jìn)行調(diào)試仿真。 本系統(tǒng)通過(guò)可編程邏輯器件 CPLD 設(shè)計(jì)，其特點(diǎn)是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測(cè)試和實(shí)現(xiàn)快捷，開(kāi)發(fā)效率高，成本低，工作可靠性好等， CPLD 器件的設(shè)計(jì)可分為設(shè)計(jì)輸入，設(shè)計(jì)實(shí)現(xiàn)和器件編程三個(gè)步驟及相應(yīng)的功能仿真，時(shí)序仿真和器件功能測(cè)試三個(gè)驗(yàn)證過(guò)程 。而描述既可以采用行為描述、 寄存器 傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。在時(shí)鐘信號(hào)發(fā)生器作用下， 根據(jù)輸入數(shù)據(jù)不同產(chǎn)生不同的分頻比，數(shù)控分頻 生成 相應(yīng) 頻率 的 時(shí)鐘 信號(hào) 作為尋址計(jì)數(shù)器的輸入時(shí)鐘 ， 產(chǎn)生對(duì)ROM 進(jìn)行尋址的地址，輸出波形數(shù)據(jù)后，再 由 DAC 電路數(shù)模轉(zhuǎn)換 處理后輸出最終所需要的波形信號(hào)。 XunZhi根據(jù)輸入的始終產(chǎn)生計(jì)數(shù)地址， 在時(shí)鐘的作用下， ROM， SIN_ROM 模塊分別產(chǎn)生方波和三角波、正弦波 的波形數(shù)據(jù) ，再通過(guò) m360 模塊將地址進(jìn)行移相處理，可輸出不同相位的波形， m21(數(shù)據(jù)選擇器 )在面板上的波形選擇開(kāi)關(guān) sel的控制下，選擇輸出不同的波形數(shù)據(jù)，送至 D/A轉(zhuǎn)換電路。 通常情況下在硬件調(diào)試的過(guò)程中一般使用下載電纜進(jìn)行下載，而當(dāng)調(diào)試完成以后要用配置芯片對(duì) FPGA 進(jìn)行配置。 CPL D 主控電路DAC數(shù)模轉(zhuǎn)換數(shù)控分頻電路波形選擇輸入時(shí)鐘CLK示波器輸出南昌航空大學(xué)學(xué)士論文 15 圖 CPLD 主控芯片 I/O I/O7 腳為 波形控制開(kāi)關(guān)， I/O9 引腳為外部時(shí)鐘輸入口， I/O7I/O70、 I/O6 I/O68 為數(shù)控分頻外部控制端口， I/O20~I/O2 I/O26~I/O2I/O30 腳為初始相位八位波形數(shù)據(jù)輸出端； I/O31~I/O3 I/O45~I/O48 為移向后的波形數(shù)據(jù)輸出端，波形數(shù)據(jù)輸出接 DAC 模塊的八位數(shù)據(jù)輸入，通過(guò)示波器觀察輸出波形信號(hào)。 D/A的輸出用電壓形式表示一般 應(yīng)為： VV REFNoutD ??? 2 (式 ) 式中 D為 D/A的輸入數(shù)據(jù)值， N 為 D/AC 的位數(shù)，即通常所指的 D/AC 的分辨率， VREF 為輸入 D/A的參考電壓。移相模塊波形 ROM儲(chǔ)存模塊波形選擇模塊結(jié)束開(kāi)始南昌航空大學(xué)學(xué)士論文 18 子模塊的設(shè)計(jì) 數(shù)控分頻器 數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù)時(shí)，對(duì)輸入時(shí)鐘產(chǎn)生不 同的分頻比，輸出不同頻率的時(shí)鐘，以改變輸出信號(hào)的頻率。 begin p1:process(clk) N+1 分頻進(jìn)程 南昌航空大學(xué)學(xué)士論文 19 variable t9:integer range 0 to 31。 否則，進(jìn)行減一計(jì)數(shù)操作 full=39。)then 上升沿檢測(cè) if(temp=11)then 二位二進(jìn)制計(jì)數(shù)，最低位每個(gè)時(shí)鐘 temp=00。 尋址計(jì)數(shù)器模塊 尋址計(jì)數(shù)器主要用于產(chǎn)生對(duì) ROM尋址輸出波形數(shù)據(jù)的尋址信號(hào) ,尋址空間為512字節(jié)， 尋址計(jì)數(shù)器模塊圖元文件如圖 ： 圖 尋址計(jì)數(shù)器模塊 其核心程序如下： process(clk) variable count:std_logic_vector(8 downto 0)。 計(jì)數(shù)清零 end if。的輸出波形。 end process。039。 三角波波形數(shù)據(jù)輸出 end if。 南昌航空大學(xué)學(xué)士論文 26 圖 正弦波形參數(shù)設(shè)置 圖 正弦波采樣波形 在完成存儲(chǔ)器初始化文件 ，需要開(kāi)始通過(guò) LPM對(duì) MIF文件調(diào)用，生成正弦波波形數(shù)據(jù)存儲(chǔ) ROM模塊。 在完成各子模塊仿真后，創(chuàng)建頂層原理圖文件，根據(jù)系統(tǒng)方案將各模塊連接起來(lái)，尋址計(jì)數(shù)模塊在根據(jù)分頻后的時(shí)鐘信號(hào)產(chǎn)生尋址地址后，經(jīng)過(guò)波形存儲(chǔ) ROM模塊， 最后通過(guò) DAC數(shù)模轉(zhuǎn)化外圍電路，在示波器中顯示 波形。最后在檢查連接時(shí)， 原因在于使用的直流穩(wěn)壓電源沒(méi)有將地共接在一起，導(dǎo)致波形波動(dòng)太大，無(wú)法識(shí)別。 本次設(shè)計(jì)雖然整體上基本實(shí)現(xiàn)了三相多波形的功能要求，但是仍有許多不足之處，由于 EDA開(kāi)發(fā)平臺(tái)中芯片 時(shí)鐘檢測(cè)出現(xiàn)問(wèn)題，在示波器中的分頻倍數(shù)和仿真的分頻倍數(shù)不一樣，使得 波形之間的 相位 變化不是很準(zhǔn)確，并且，在功能上，系統(tǒng)沒(méi)有加入調(diào)幅功能，波形幅度只能通過(guò)數(shù)模轉(zhuǎn)換的外圍電路調(diào)節(jié)，在移相模塊中，由于調(diào)試的時(shí)間有限，邏輯關(guān)系不是很?chē)?yán)密，尚存有改進(jìn)之