【文章內(nèi)容簡(jiǎn)介】 作環(huán)境，只有在 MAX+Plus II 下才能完成VerilogHDL 語(yǔ)言的編譯 與仿真工作，通過(guò)波形圖能更直觀的表達(dá)出程序的工作情況。 MAX+Plus II 是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它可以在多平臺(tái)上運(yùn)行，其圖形界面豐富，加上完整的、可即使訪問(wèn)的在線文檔，是設(shè)計(jì)人員可以輕松的掌握軟件的使用。其開發(fā)系統(tǒng)有許多特點(diǎn)： ； ； ； 4. 15 模塊化工具； MAX+Plus II 軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL 和 Altera 公司的 AHDL。這次的設(shè)計(jì)應(yīng)用的為 Verilog HDL。 其程 序流程圖如下： 下面就來(lái)介紹一下 MAX+Plus II 的操作： 16 基于 MAX+Plus II 軟件的 Verilog 設(shè)計(jì)步驟大致如下所示。 （ 1）建立設(shè)計(jì)項(xiàng)目，創(chuàng)建設(shè)計(jì)文件； （ 2）輸入設(shè)計(jì)文本并保存； （ 3）對(duì) HDL 文件進(jìn)行編譯，檢查句法錯(cuò)誤并修改； （ 4）進(jìn)行功能仿真，如有錯(cuò)誤，則修改源文件； （ 5）對(duì)設(shè)計(jì)指定器件并適配； （ 6）進(jìn)行時(shí)序仿真，如有錯(cuò)誤，修改源文件； （ 7）若以上步驟全通過(guò)的話，可進(jìn)行下載或其他操作。 先打來(lái) MAX+Plus II 軟件，然后在菜單欄中，選擇“ File”，接著點(diǎn)“ New”會(huì) 出現(xiàn)一個(gè)對(duì)話框，該對(duì)話框中有四個(gè)選項(xiàng)，分別是原理圖形式、編輯文件形式、文本形式、波形形式，編程是在文本形式下完成的，所以選中文本形式，點(diǎn)擊“ OK”鍵，如圖 32 所示： 圖 32 17 選擇第三個(gè) Text Editor file 進(jìn)行文本輸入，建立文本形式后，就可以進(jìn)行編程了，編程時(shí)要注意避免錯(cuò)誤。 VerilogHDL 的程序如下： 緊急?？磕K Module jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8)。 input clk,xf。 output o1,o2,o3,o4,o5,o6,o7,o8,door。 output[3:0] fl。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf。 reg[3:0] fl。 always@(posedge clk) begin if(xf) nf=1。 if(nf) begin if(fl==439。b0001) begin door=1。 nf=0。 end else begin 18 fl=fl1。 door=0。 {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。 end end end endmodule 緊急?？垦b置 ,裝于轎廂司機(jī)操縱盤上，發(fā)生異常情況時(shí)，按此按鈕切斷電源，電磁制動(dòng)器制動(dòng)，電梯緊急停車。屬于電梯安全工作范圍的要求控制范圍，當(dāng)在轎外按按下此按鈕，控制系統(tǒng)給出高電平，此控制模塊的優(yōu)先級(jí)高于其他控制模塊，此按鈕按下程序直接執(zhí)行該程序，關(guān)閉轎門，電梯直接運(yùn)行到第一層，期間的任何呼叫都不響應(yīng)。 完成文本輸入之后，選擇菜單“ File”→“ Save As”保存文件與程序中 Module 后的文件名相同，文件名為“ jinji”，如圖 33。然后選擇菜單“ File”→“ Project”→“ Set Project to Current File”將該文本設(shè)為當(dāng)前項(xiàng)目，如圖 34。 19 圖 33 圖 34 通過(guò)上述操作完成了文本輸入，以下是對(duì)設(shè)計(jì)文本的處理過(guò)程。 編譯設(shè)定 : HDL 文件輸入后，即可啟動(dòng)編譯程序來(lái)編譯項(xiàng)目。編譯器將進(jìn)行 20 錯(cuò)誤檢查、網(wǎng)表提取、邏輯綜合、器件適配、編程文件產(chǎn)生等操作。在編譯前應(yīng)完成以下操作： （ 1）為設(shè)計(jì)指定器件，并鎖定引腳； （ 2）選擇設(shè)計(jì)規(guī)則檢查； （ 3）設(shè)定全局邏輯綜合有關(guān)選項(xiàng)； （ 4）設(shè)置全局定時(shí)要求； （ 5）打開功能仿真器或定時(shí)模擬器、網(wǎng)表文件提取器； （ 6）指定在 .rpt 文件中報(bào)告內(nèi)容。 需注意的是，在設(shè)置以下一些編輯項(xiàng)目時(shí)，應(yīng)先進(jìn)入編譯界面，選擇菜單命令“ MAX+Plus II” → “ Compiler”，打開文件編譯窗口，如圖35 所示，即出現(xiàn)了與編譯設(shè)置相關(guān)的菜單。 圖 35 點(diǎn)擊“ Start”啟動(dòng)編譯，如無(wú)錯(cuò)誤，會(huì)顯示如圖 36 所示。 21 圖 36 在編譯過(guò)程中所有信息、錯(cuò)誤和警告都會(huì)在自動(dòng)打開的信息處理窗口中顯示出來(lái)。如果有錯(cuò)誤產(chǎn)生，選中該錯(cuò)誤信息，然后按下 Locate按鈕可自動(dòng)定位錯(cuò)誤，也可雙擊該錯(cuò)誤信息來(lái)實(shí)現(xiàn)。 圖 37 22 按照所提示的信息將程序中的 錯(cuò)誤一一修改后，再次進(jìn)行編譯，直到?jīng)]有錯(cuò)誤為止。 編譯完成后，那些由編譯起產(chǎn)生的代表輸出文件的圖標(biāo)將會(huì)出現(xiàn)在各模塊框的下面，可通過(guò)雙擊適當(dāng)?shù)奈募D標(biāo)來(lái)打開這些文件。編譯完成后會(huì)產(chǎn)生如下一些重要文件： （ 1）適配報(bào)告：包括芯片內(nèi)部資源的利用情況、設(shè)計(jì)的方程描述情況等。 （ 2）面向其他 EDA 工具的輸出文本，如 EDIF 文件等。 （ 3）延時(shí)信息：以便于進(jìn)行精確的時(shí)序仿真。 （ 4）器件編程文件：如用于 CPLD 編程的 .pof 文件、用于 FPGA培植的 .sof 文件等。 程序編譯完成后，接下來(lái)就是波形的仿真了，單擊菜單欄中的“ ”圖標(biāo)，會(huì)彈出一個(gè)對(duì)話框，選擇“ Waveform Editor file”后點(diǎn)擊“ OK”鍵，就進(jìn)入波形仿真的界面了。 建立波形圖時(shí)，要將程序中所涉及到的各個(gè)結(jié)點(diǎn)都導(dǎo)入到波形圖中，才能使仿真正常進(jìn)行，點(diǎn)擊菜單欄中的“ Node”中的“ Eeter Nodes from CNF??”會(huì)出現(xiàn)圖 38 所示，點(diǎn)擊對(duì)話框中的“ List”，在左邊的框中會(huì)出現(xiàn)程序中所有涉及到的結(jié)點(diǎn)，然后點(diǎn)擊對(duì)話框中的“ =”，將所有的結(jié)點(diǎn)都移右邊的框中，再點(diǎn)擊“ OK”，所有的結(jié)點(diǎn)就都移至波形仿真環(huán)境下了。如圖 39 所示。 23 圖 38 圖 39 當(dāng)所有的結(jié)點(diǎn)都導(dǎo)入后，根據(jù)程序中的要求，將輸入結(jié)點(diǎn)進(jìn)行賦值，點(diǎn)擊下圖所示中的“ ”可以對(duì)輸入結(jié)點(diǎn)進(jìn)行時(shí)鐘賦值，起始值可以 24 自己設(shè)定；“ ”是進(jìn)行任意賦值，還有其他的圖標(biāo)，可根據(jù)需要來(lái)選擇。所有輸入結(jié)點(diǎn)都賦值后，點(diǎn)擊“ MAX+Plus II”中的“ Simulator”進(jìn)行仿真，會(huì)出現(xiàn)如圖 310 所示。點(diǎn)擊“ Start”進(jìn)行仿真，無(wú)錯(cuò)誤后會(huì)有圖 311 所示 圖 310 圖 311 25 點(diǎn)擊“ Open SCF”，就會(huì)出現(xiàn)仿真圖了，如圖 312 所示 圖 312 當(dāng) 緊急按鈕按下，電梯門立即關(guān)閉樓層顯示信號(hào)一直從當(dāng)前樓層依次降到一樓，程序直到電梯運(yùn)行到一樓為止，在此期間其他的呼叫均不響應(yīng)。 完成上述過(guò)程后進(jìn)行器件創(chuàng)建，點(diǎn)擊菜單“ File”→“ Create Default Symbol”，如圖 313 所示。 圖 313 26 生成如下： 主控模塊的設(shè)計(jì) 此部分模塊包括請(qǐng)求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。其控制器系統(tǒng)框圖如圖 314 所示。 圖 314 27 此部分的 Verilog HDL 的程序如下所示： module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1)。 input clk,d1,d2,d3,d4,d5,d6,d7,d8。 output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down。 reg[8:1] des。 reg[2:0] count。 reg[3:0] low,high,f1。 clk:時(shí)鐘信號(hào)； d1,d2,d3,d4,d5,d6,d7,d8:樓層請(qǐng)求信號(hào)； o1。o2。o3。o4。o5。o6。o7。o8:樓層及請(qǐng)求信號(hào)狀態(tài)顯示； door:開門指示信號(hào)； f1:送數(shù)碼管顯示的當(dāng)前樓層數(shù) 以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號(hào)。 (1)請(qǐng)求模塊 在請(qǐng)求信號(hào)輸入模塊中，設(shè)置 8 個(gè)開關(guān)電平信號(hào)， d d d dd d d d8 表示 8 個(gè)樓層的請(qǐng)求信號(hào)，每次最多允許兩個(gè)信號(hào)同時(shí)請(qǐng)求。并實(shí)現(xiàn)呼叫信號(hào)記憶。 if(d1)begin des[1]=1。if(low1||low==439。b0000)low=1。end if(d2)begin des[2]=1。if(high2amp。amp。{d3,d4,d5,d6,d7,d8}==639。b000000)high=2。if(low 28 2||low==439。b0000amp。amp。!d1)low=3。end if(d3)begin des[3]=1。if(high3amp。amp。{d4,d5,d6,d7,d8}==539。b00000)high=3。if((low3||low==439。b0000)amp。amp。{d1,d2}==239。b00)low=3。end if(d4)begin des[4]=1。if(high4amp。a