數(shù)字后端簡(jiǎn)要流程(編輯修改稿)
2025-03-23 01:09 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 clock period和clock source(port/pin) 、 duty cycle、 offset/skew和 clock name進(jìn)行描述。 ? DC時(shí)鐘約束命令： create_clock：用于定義時(shí)鐘的周期和波形（占空比及起始沿） 例如： create_clock period 40 waveform{0 20} 對(duì)于僅包含組合邏輯的模塊，為了定義該模塊的延時(shí)約束，需要?jiǎng)?chuàng)造一個(gè)虛擬時(shí)鐘定義。例如： create_clock name V_clk period 20 ? set_clock_transition：在 pre_layout必須設(shè)置一個(gè)固定的 transition值(由技術(shù)庫(kù)提供），因?yàn)闀r(shí)鐘網(wǎng)有很大的 DC根據(jù)該時(shí)鐘計(jì)算實(shí)際的延時(shí)值。 ? set_clock_skew：設(shè)置時(shí)鐘的 skew及 delay， pre_layout和post_layout命令選項(xiàng)不一樣。 propagated選項(xiàng)讓 DC計(jì)算時(shí)鐘的skew。 ? 例如： set_clock_skew delay minus_uncertainty \ plus_uncertainty CLK minus_uncertainty用于 setuptime的計(jì)算， plus_uncertainty用于 holdtime的計(jì)算。 一個(gè) cell的 delay是根據(jù) input signal的斜率和 output pin的電容負(fù)載決定。對(duì)于時(shí)鐘信號(hào)，因?yàn)?clock work的 fanout很大，從而造成 clock work末端門的時(shí)鐘信號(hào)的 clock transition time很慢，是 DC計(jì)算的門延遲失真。 ? set_dont_touch_work常用于 port或 阻止 DC隔離該 ，和該 向連的門具有 dont_touch屬性，常用于 CLK和 RST。 例如： set_dont_touch_work [CLK， RST] 當(dāng)一個(gè)電路包含門時(shí)鐘邏輯時(shí)，若在時(shí)鐘的輸入設(shè)置set_dont_touch_work，則阻止 DC隔離該門邏輯，導(dǎo)致 DRC發(fā)現(xiàn)時(shí)鐘信號(hào)沖突，對(duì)門 RESET同樣。 ? set_dont_touch應(yīng)用于 current_design， cell， ， references。 阻止DC對(duì)模塊中的這些元素進(jìn)行技術(shù)映射。 其它的一些約束條件 ? set_dont_use用于將技術(shù)庫(kù)中的某些設(shè)計(jì)中不需要的 cell濾除，比如Latch、 Delay Cell，禁止 DC映射； 例如： set_dont_use {mylib/SD*} ? set_false_path指示 DC對(duì)指定的路徑不要按照時(shí)序約束優(yōu)化。比如：異步路徑或約束不可實(shí)現(xiàn)的路徑。 false path路徑的鑒別在設(shè)計(jì)中很關(guān)鍵，如果不對(duì) false path路徑進(jìn)行標(biāo)識(shí)， DC會(huì)對(duì)所有的路徑進(jìn)行優(yōu)化，從而影響關(guān)鍵時(shí)序路徑。此命令也用于當(dāng)因?yàn)橛?false path關(guān)鍵邏輯，時(shí)序靜態(tài)分析失敗時(shí)。 set_false_path from [get_clock CLKA] to [get_clock CLKB] ? set_multicycle_path： 因?yàn)?DC假設(shè)所有的路徑都是
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