【文章內(nèi)容簡介】 邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技 術(shù)的器件只允許對器件編程一次，編程后不能修改。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強(qiáng)的惡劣環(huán)境。基于 EEPROM 內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會丟失。編程方法分為在編程器蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 5 上編程和用下載電纜編程。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過 PC, SUN 工作站、 ATE(自動測試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 邏輯電平信號，也稱為 ISP ( In System Programmable)方式 編程，其調(diào)試和維修也很方便。基于 SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設(shè)計(jì)的功能。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在 EPROM、硬盤、或軟盤中。系統(tǒng)加電時將這些編程數(shù)據(jù)實(shí)時寫入可編程器件，從而實(shí)現(xiàn)板級或系統(tǒng)級的動態(tài)配置。 用 FPGA/CPLD 進(jìn)行開發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA/CPLD 器件的開發(fā)應(yīng)用可以從根本上解 決 MCU所遇到的問題。與 MCU相比， FPGA/CPLD 的優(yōu)勢是多方面的和根本 性的 : (1).編程方式簡便、先進(jìn)。 FPGA/CPLD 產(chǎn)品越來越多地采 用了先進(jìn)的 邊界掃描測試 (BST)技術(shù) (由聯(lián)合測試行動小組， JTAG 開發(fā) )和 ISP(在系統(tǒng)配置編程方式 )。在 +5 V工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒?行編程，對于 SRAM 結(jié)構(gòu)的 FPGA，其下載編程次數(shù)幾乎沒有限制 (如 Altera 公司的 FLEXIOK 系列 )。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無 線編程，或通過電話線遠(yuǎn)程在線編程。這些功能在工控、智能儀器儀表、通訊 和軍事上有特殊用途。 (2).高速。 FPGA/CPLD 的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在 超高速應(yīng)用領(lǐng)域和實(shí)時測控方面有非常廣闊的應(yīng)用前景。 (3).高可靠性。在高可靠應(yīng)用領(lǐng)域， MCU的缺憾為 FPGA/CPLD 的應(yīng)用留 下了很大的用武之地。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛 等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同 一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (4).開發(fā)工具和設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)周期短。由于 FPGA/CPLD 的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬門。因此， FPGA/ CPLD 的設(shè)計(jì)開發(fā)必須利用功 能強(qiáng)大的 EDA工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言 (如 VHDL 或 VerilogHDL)來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用的FPGA/ CPLD 器件的硬件結(jié)構(gòu)沒有關(guān) 系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎 可用于任何型號的 FPGA/ CPLD 中，由此還可以 以 知識產(chǎn)權(quán)的方式得到確認(rèn)，并 被注冊成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由 于相應(yīng)的 EDA 軟件功能 完善而強(qiáng)大，仿真方式便捷而實(shí)時，開發(fā)過程形蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 6 象而 直觀，兼之硬件因素涉及甚少，因此可以在很短時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè) 計(jì)，這正是產(chǎn)品快速進(jìn)入市場的最寶貴的特征。美國 TI 公司認(rèn)為，一個 ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。 EDA 專家預(yù)言，未來的大系統(tǒng)的 FPGA/ CPLD 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。 (5).功能強(qiáng)大，應(yīng)用廣闊。目前， FPGA/ CPLD 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路 或數(shù)字系 統(tǒng)的設(shè)計(jì)。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降， FPGA/ CPLD 在系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開發(fā)。 同時， FPGA/CPLD 設(shè)計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn) : (1).FPGA/CPLD 設(shè)計(jì)軟件一般需要對電路進(jìn)行邏輯綜合優(yōu)化 (Logic Synthesis amp。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采 用的一些電路形式 (特別是一些異步時序電路 )在 FPGA/CPLD 設(shè)計(jì)方法中并不適用。 這就要求設(shè)計(jì)人員更加了解FPGA/CPLD 設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì) 。 (2).FPGA 一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR 結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時延過大，造成原 始設(shè)計(jì)中同步信號之間發(fā)生時序偏移。同時，如果電路較大，需要經(jīng)過劃分才 能實(shí)現(xiàn)，由于引出端的延遲時間，更加大了延遲時間和時序偏移。時延問題是 ASIC 設(shè)計(jì)當(dāng)中常見的問題 ， 要精確地控制電路的時延是非常困難的，特別是 在像 FPGA/CPLD 這樣的可編程邏輯 當(dāng)中。 (3).FPGA/CPLD 的容量和 I/O 數(shù)目都是有限的，因此，一個較大的電路必 須經(jīng)過邏輯劃分 ((Logic Partition)才能用多個 FPGA/CPLD 芯片實(shí)現(xiàn)，劃分算法 的優(yōu)劣直接影響設(shè)計(jì)的性能 。 (4).由于目標(biāo)系統(tǒng)的 PCB 板的修改代價很高，用戶一般希望能夠在固定引出端分配的前提下對電路進(jìn)行修改。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會降低芯片的布通率 。 (5).早期的 FPGA 芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。 最新的一些 FPGA 產(chǎn)品集成了通用的 RAM 結(jié)構(gòu)。但這種結(jié)構(gòu)要么利用率不 高，要么不完全符合設(shè)計(jì)者的需要。這種矛盾來自于 FPGA 本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。 (6).盡管 FPGA 實(shí)現(xiàn)了 ASIC 設(shè)計(jì)的硬件仿真，但是由于 FPGA 和門陣列、 標(biāo)準(zhǔn)單元等傳統(tǒng) ASIC 形式的延時特性不盡相同，在將 FPGA 設(shè)計(jì)轉(zhuǎn)向其它 ASIC 設(shè)計(jì)時，仍蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 7 然存在由于延時不匹配造成設(shè)計(jì)失敗的可能性。針對這個問 題，國際上出現(xiàn)了用 FPGA數(shù)組對 ASIC 進(jìn)行硬件仿真的系統(tǒng) (如 Quickturn 公司的硬件仿真系統(tǒng) )。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 FPGA 數(shù)組實(shí)現(xiàn)了 ASIC 快速原型，接入系統(tǒng)進(jìn)行測試。該系統(tǒng)可以接受指定 的測試點(diǎn)，在 FPGA 數(shù)組中可以直接觀測 (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率。 硬件描述語言 (HDL) 硬件描述語言 (HDL)是相對于一般的計(jì)算機(jī)軟件語言如 C , Pascal 而言的。 HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電 路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。然后利用綜合器和適配器將此程序變成能控 制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門級或更底層的結(jié)構(gòu)網(wǎng)表 文件和下載文件。硬件描述語言具有以下幾個優(yōu)點(diǎn) :，方法靈 活，支持廣泛。 ，降低了硬件電路的設(shè)計(jì)難度。 ，在系統(tǒng)設(shè)計(jì)早期就可發(fā)現(xiàn)并排除存在的問題。 計(jì)與工藝技術(shù)無關(guān)。 ，規(guī)范，易與共享和復(fù)用。就 FPGA/CPLD開 發(fā)來說， VHDL 語言是最常用和流行的硬件描述語言之一。本次設(shè)計(jì)選用的就 是VHDL 語言，下面將主要對 VHDL 語言進(jìn)行介紹。 語 言簡介 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。它是在 70 ~ 80 年代中由美國國防部資助的 VHSIC(超高速集成電路 )項(xiàng)目開發(fā)的產(chǎn)品，誕生于 1982 年。 1987年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版 本 ((IEEE std 10761987 標(biāo)準(zhǔn) )之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境。此后， VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即ANSI/IEEE std 10761993 版本。 1996 年 IEEE 成為 VHDL 綜合標(biāo)準(zhǔn)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。與其它的 HDL 相 比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 8 構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。就目前流行的 EDA 工具和VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA和 CPLD 等目標(biāo)器件的網(wǎng)表 文件 己不成問題。 VHDL 語言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它 將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度 。 利用 VHDL語言開發(fā)的優(yōu)點(diǎn) VHDL 語言與其它 HDL 語言相比有一些自己的特色，下面作一簡要說明。 (1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。 VDHL 語言可以支持自上而下 ( Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計(jì)。其范圍之廣是其它 HDL 語言所不能比擬的。此外， VHDL 語言 可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 (2)系統(tǒng)硬件描述能力強(qiáng)。 VHDL 語言具有多層次的設(shè)計(jì)描述功能，可以從 系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的組件生成，它支持 階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建。 VHDL 語言能進(jìn)行系統(tǒng)級的硬件描述是它的 一個最突出的優(yōu)點(diǎn)。 (3)可以進(jìn)行與工藝無關(guān)編程。 VHDL 語言設(shè)計(jì)系統(tǒng)硬件時，沒有嵌入描述 與工藝相關(guān)的信息，不會因?yàn)楣に囎兓姑枋鲞^時。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL 提供的類屬加以描述， 工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。 (4)VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL 既是 IEEE 承認(rèn)的標(biāo) 準(zhǔn)，故VHDL 的設(shè)計(jì)描述可以被不同的 EDA 設(shè)計(jì)工具所支持。從一個仿真工 具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工 作平臺移植到另一個工作平臺去執(zhí)行。這意味著同一個 VHDL 設(shè)計(jì)描述可以在 不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。另外， VHDL 語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。 (5)方便 ASIC 移植。 VHDL 語 言的效率之一，就是如果你的設(shè)計(jì)是被綜合 到一個 CPLD 或 FPGA 的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實(shí)現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。由于 VHDL 是一 個成熟的定義型語言，可以確保 ASIC蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。此外， 由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時，仍可以采用原來的 VHDL 代 碼。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 開 發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusII 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera 的 QuartusII 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集 成組合環(huán)境。 QuartusII 設(shè)計(jì)工具完全支持VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 QuartusII 也可利用第三方的綜合工具。同樣， QuartusII 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。此外， QuartusII 與 MATLAB 和 DSP Bui