quartus_ii_90基本設(shè)計流程_veriloghdlppt44頁)(編輯修改稿)
2025-03-13 00:23 本頁面
【文章內(nèi)容簡介】 方法設(shè)置 b端口為周期為 200ns的時鐘信號 設(shè)置端口 s的輸入波形 s端口的一段時間域，使其位高電平? 輸入波形設(shè)置如下圖 ： （ 不設(shè)置輸出端口）（ 6）啟動仿真器 ProcessingStart Simulation或單擊此按鈕 (7 )觀察仿真結(jié)果符合邏輯電路的輸出，證明電路設(shè)計正確S為高電平， y輸出 a端的低頻信號S為低電平， y輸出 b端的高頻信號? 規(guī)劃：– 自己選擇電路模式：建議選擇模式 5– 兩個時鐘的輸入分別作為 a， b端口的輸入： clock0 連接 a輸入端 256hz， clock5 連接 b輸入接 1024Hz –s端口可連接到一個按鍵，鍵 1– 輸出端 y接 SPEAKER– 在發(fā)給大家的資料中，實驗電路結(jié)構(gòu)圖 出圖中對應(yīng)的信號名：鍵 1對應(yīng) PIO0– 在發(fā)給大家的芯片引腳對照表中查找圖中這些信號名所對應(yīng)的目標芯片的引腳號掃描顯示電路原理圖模式 5實驗電路圖查表舉例查表舉例選擇
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