【文章內(nèi)容簡介】 TOPDOWN 的設(shè)計思想簡介 自上而下的設(shè)計方法，就是從 系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計美容細化，最后完成系統(tǒng)硬件的整體設(shè)計，其從總體行為設(shè)計開始到最終邏輯綜合，形成網(wǎng)絡(luò)表為止。在利用 HDL 的硬件設(shè)計方法中，設(shè)計者將自上而下分為三個層次對系統(tǒng)硬件進行設(shè)計。 （ 1）第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)字模型的描述。一般來說，對系統(tǒng)進行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計存在的問題，并不真正考慮其實際的操作和算法用什么方法來實現(xiàn)。當(dāng)行為描述程序仿真通過之后，說明模型是正確的，在此基礎(chǔ)上再改寫該 程序，使其語句表達式易于用邏輯元件來實現(xiàn)，這是第二層所要做的工作。 （ 2）第二層次是 RLT 方式描述。這一層次稱為寄存器傳輸描述，有稱數(shù)據(jù)流描述。如前所述，用行為描述的系統(tǒng)結(jié)構(gòu)的程序，要想得到硬件的實現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RLT方式描述的 VHDL語言程序。也就是說，采用 RLT 描述，才能導(dǎo)出系統(tǒng)的邏輯表達式，才能進行邏輯綜合。在完成編寫RLT 方式的描述程序以后，再用仿真工具進行仿真，如果通過這一步仿真，就可基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 9 規(guī)格設(shè)計 行為級描述 RLT及描述 邏輯綜合 門級仿真、定時檢查 輸出門級網(wǎng)表 以利用邏輯綜合工具進行綜合。 （ 3）第三層次是邏輯綜合。邏輯綜合這一階段是利 用邏輯綜合工具，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件。此時，如果需要，可以將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。此后對邏輯綜合結(jié)果在門電路級上再進行仿真，并檢查定時關(guān)系。如果一切正常，那么，系統(tǒng)的硬件設(shè)計就基本有邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時， 還可以有兩種選擇，第一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的 ASIC 芯片的制造工藝，做出 ASIC 芯片。第二種是將網(wǎng) 絡(luò)表轉(zhuǎn)換成 FPGA 的變成碼點，利用 FPGA 完成硬件電路設(shè)計。 圖 12 自上而下系統(tǒng)硬件的過程 基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 10 2 HDB3 碼介紹 數(shù)字基帶信號 數(shù)字基帶信號的傳輸是數(shù)字通信系統(tǒng)的重要組成部分之一。在數(shù)字通信中，有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對基帶信號進行直接傳輸。為使基帶信號能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號變化，這種變化過程事實上就是編碼過程。于是，出現(xiàn)了各種各樣常用碼型。不同碼型有不同的特點和不同的用途。 作為傳輸用的基帶信號歸納起來有如下要求： 1 希望將原始信息符號編制成適合與傳輸用的碼型； 2 對所選碼型的電波形，希望它適宜在信道中傳輸?？蛇M行基帶傳輸 的碼型較多。 AMI 碼 AMI 碼稱為傳號交替反轉(zhuǎn)碼。其編碼規(guī)則為代碼中的 0 仍為傳輸碼 0，而把代碼中 1 交替地變化為傳輸碼的 +11+11， 、。 舉例如下。 消息代碼： 0 1 1 1 0 0 1 0 、 AMI 碼： 0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、 AMI 碼的特點： （ 1） 無直流成分且低頻成分很小，因而在信道傳輸中 不易造成信號失真。 （ 2） 編碼電路簡單，便于觀察誤碼狀況。 （ 3） 由于它可能出現(xiàn)長的連 0 串，因而不利于接受端的定時信號的提取。 HDB3 碼 這種碼型在數(shù)字通信中用得很多， HDB3 碼是 AMI 碼的改進型，稱為三階高密度雙極性碼。它克服了 AMI 碼的長連 0 傳現(xiàn)象。 NRZ， AMI， HDB3碼之間的對應(yīng)關(guān)系 假設(shè)信息碼為 0000 0110 0001 0000，對應(yīng)的 NRZ 碼、 AMI 碼， HDB3 碼如圖21 所示。 基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 11 圖 21 NRZ ， AMI， HDB3 碼型圖 分析表現(xiàn)， AMI 碼及 HDB3 碼的功率譜不含有離散譜 fS成份（ fS＝ 1/TS，等于位同步信號頻率）。在通信的終端需將他們譯碼為 NRZ 碼才能送給數(shù)字終端機或數(shù) /模轉(zhuǎn)換電路。在做譯碼時必須提供位同步信號。工程上，一般將 AMI 或 HDB3碼數(shù)字信號進行整流處理，得到占空比為 的單極性歸零碼（ RZ|τ＝ ）。由于整流后的 AMI， HDB3 碼中含有離散譜 fS，故可用一選頻網(wǎng)絡(luò)得到頻率為 fS的正弦波，經(jīng)整形、限幅、放大處理后即可得 到位同步信號 。 HDB3 碼的編 /譯碼規(guī)則 HDB3 碼的編碼規(guī)則： （ 1） 將消息代碼變換成 AMI 碼； （ 2） 檢查 AMI 碼中的連 0 情況，當(dāng)無 4 個以上的連 0 傳時，則保持 AMI 的形式不變；若出現(xiàn) 4 個或 4 個以上連 0 時，則將 1 后的第 4 個 0 變?yōu)榕c前一非 0 符號（ +1 或 1）同極性的符號，用 V表示（ +1 記為 +V， 1 記為 V （ 3） 檢查相鄰 V符號間的非 0 符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V符號的前一非 0 符號后的第 1 個 0 變?yōu)?+B 或 B 符號，且 B 的極性與前一非 0 符號的極性相反，并使后面的非 0 符號從 V符號開始再交替變化。 舉例 如下： 代碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3 碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1 V、 B V +B +V 信息代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 AMI 波形 AMI 代碼 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 NRZ 波形 HDB3 代碼 B 0 0 V 0 1 1 B 0 0 V 1 0 0 0 V HDB3波形 基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 12 HDB3 碼的特點如下： （ 1） 基帶信號無直流成分，且只有很小的低頻成分； （ 2） 連 0 串符號最多只有 3 個，利于定時信息的提取； （ 3） 不受信源統(tǒng)計特性的影響。 HDB3 碼的特點如下： （ 1） 基帶信號無直流成分，且只有很小的低頻成分； （ 2） 連 0 串符號最多只有 3 個，利于定時信息的提取； （ 3） 不受信源統(tǒng)計特性的影響。 HDB3 碼的譯碼規(guī)則 ： HDB3 碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。從其編碼原理可知，每一個破壞符號 V總是與前一非 0 符號同極性，因此，從收到的 HDB3碼序列中，容易識別 V符號，同時也肯定 V 符號及其前面的 3 個符號必是連 0符號，于是可恢復(fù)成 4 個連 0 碼，然后再將所有的 1 變成 +1 后變得到原消息代碼。 舉例如下： HDB3 碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1 V符號 V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 13 3 用 VHDL 語言設(shè)計 HDB3 編碼器 設(shè)計任務(wù)與要求 將一串行輸入碼流編為 HDB3 碼輸出（編碼部分）；將一串行輸 入的 HDB3 碼解碼后串行輸出 (解碼部分 )。 HDB3 編碼器實現(xiàn)的基本原理 從編碼規(guī)則來分析，這個設(shè)計的難點之一是如何判決是否應(yīng)該插“ B”，因為這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。按照實時信號處理的理論，這是沒辦法實現(xiàn)的。但在實際的電路中，可以考慮用寄存器的方法，首先把信碼寄存在寄存器里，同時設(shè)置一個計數(shù)器計數(shù)兩個“ V”之間“ 1”的個數(shù)，經(jīng)過 4 個碼元時間后，由一個判偶電路來給寄存器發(fā)送是否插“ B”的判決信號，從而實現(xiàn)插“ B”功能。 不過，信號處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成 為 AMI 碼，完成插“ V”、插“ B”工作之后，其后的“ +1”和“ 1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。這樣做需要大量的寄存器，同時電路結(jié)構(gòu)也變的復(fù)雜。若把信號處理的順序變換一下：首先完成插“ V”工作，接著執(zhí)行插“ B”功能。最后實現(xiàn)單極性變雙極性的信號輸出。這樣做的好處是：輸入進來的信號和插“ V”、插“ B”功能電路中處理的信號都是單極性信號，且需要的寄存器的數(shù)目可以少很多。 另外，如何準確識別電路中的“ 1”、“ V”和“ B”。因為“ V”和“ B”符號是人為標(biāo)識的符號，但在電路中最終的表現(xiàn)形式還是邏輯電平“ 1”。解 決的方法是利用了雙相碼，將其用二進制碼去取代。例如， 代碼： 1 1 0 0 1 0 雙相碼 10 10 01 01 10 01 這樣就可以識別電路中的“ 1”、“ V”、“ B”。也可以人為地加入一個標(biāo)識符（其最終目的也是選擇輸出“ 1”的極性）?？刂埔粋€選擇開關(guān)，使輸出“ 1”的極性能按照編碼規(guī)則進行變化。 HDB3 編碼器的設(shè)計過程 本設(shè)計的思想并不像前面 HDB3 編碼原理介紹的那樣首先把消息代碼變換成為 AMI 碼，然后進行 V 符號和 B 符號的變換，而是在消息代碼的基礎(chǔ)上，依據(jù)HDB3 編碼規(guī)則進 行插入“ V”符號和插入“ B”符號的操作，最后完成單極性信號變成雙極性信號的變換。 基于 VHDL語言的 HDB3碼編 /解碼器設(shè)計 14