eda課程設(shè)計(jì)基于vhdl的四路搶答器(編輯修改稿)
2024-11-18 11:15 本頁面
【文章內(nèi)容簡介】 elsif cp=0100then q=0100。 elsif cp=1000then q=1000。 end if。 end if。 end process。 end store_arc。 圖 按鍵存儲電路仿真圖 2 鎖存器模塊 library ieee。 use 。 entity lock is port(d:in std_logic_vector(3 downto 0)。 6 / 15 clk,clr:in std_logic。 q:out std_logic_vector(3 downto 0)。 alm:out std_logic)。 end lock。 architecture lockb_arc of lock is signal al:std_logic。 signal ql:std_logic_vector(3 downto 0)。 begin process(clk,clr) begin if clr=39。039。then ql=0000。al=39。039。 elsif clk39。event and clk=39。139。then ql=d。 al=d(0) or d(1) or d(2) or d(3)。 end if。 end process。 alm=al。q=ql。 end lockb_arc。 圖 鎖存器仿真波形 7 / 15 譯碼電路模塊 library ieee。 use 。 entity decode is port(clr,clk:in std_logic。 ssin: in std_logic_vector(3 downto 0)。 ssout: out std_logic_vector(6 downto 0))。 end decode。 architecture decode_arc of decode is begin process(ssin) begin if clr=39。039。then ssout=0000000。 elsif clk39。event and clk=39。139。then case ssin is when0001=ssout=0000110。 when0010=ssout=1011011。 when0011=ssout=1001111。 when0100=ssout=1100110。 when others=ssout=0000000。 end case。 end if。 8 / 15 end process。 end decode_arc。 圖 譯碼電路的仿真 4 編碼模塊 library ieee。 use 。 entity encode is port(d: in std_logic_vector(3 downto 0)。 q:out std_logic_vector(3 downto 0))。 end encode。 architect
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