eda第2章pld硬件特性與編程技術(shù)(編輯修改稿)
2025-01-19 06:48 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 FPGA/GPLD的選擇主要看開(kāi)發(fā)項(xiàng)目本身的需要，對(duì)于普通規(guī)模且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用 CPLD比較好。這是因?yàn)椋?(1) 在中小規(guī)模范圍， CPLD價(jià)格較便宜，能直接用于系統(tǒng)。 (2) 開(kāi)發(fā) CPLD的 EDA軟件比較容易得到，其中不少 PLD公司將有條件地提供免費(fèi)軟件。 (3) CPLD的結(jié)構(gòu)大多為 EEPROM或 Flash ROM形式，編程后即可固定下載的邏輯功能，使用方便，電路簡(jiǎn)單。 (4) 目前最常用的 CPLD多為在系統(tǒng)可編程的硬件器件，編程方式極為便捷。 (5) CPLD中有專(zhuān)門(mén)的布線區(qū)和許多塊，無(wú)論實(shí)現(xiàn)什么樣的邏輯功能，或采用怎樣的布線方式，引腳至引腳間的信號(hào)延時(shí)幾乎是固定的，與邏輯設(shè)計(jì)無(wú)關(guān)。 n FPGA的使用途徑主要有以下 4個(gè)方面：(1) 直接使用。即如 CPLD那樣直接用于產(chǎn)品的電路系統(tǒng)板上。 (2) 間接使用。其方法是首先利用 FPGA完成系統(tǒng)整機(jī)的設(shè)計(jì)，包括最后的電路板的定型，然后將充分檢證的成功的設(shè)計(jì)軟件，如 VHDL程序，交付原供產(chǎn)商進(jìn)行相同封裝形式的掩模設(shè)計(jì)。 (3) 硬件仿真。由于 FPGA是 SRAM結(jié)構(gòu)，且能提供龐大的邏輯資源，因而適用于作各種邏輯設(shè)計(jì)的仿真器件。從這個(gè)意義上講， FPGA本身即為開(kāi)發(fā)系統(tǒng)的一部分。 (4) 專(zhuān)用集成電路 ASIC設(shè)計(jì)仿真。 硬件測(cè)試技術(shù) 圖 243 邊界掃描電路結(jié)構(gòu) 內(nèi)部邏輯測(cè)試 JTAG邊界掃描測(cè)試 JTAG邊界掃描測(cè)試 引 腳 描 述 功 能TDI 測(cè)試數(shù)據(jù)輸入 (Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在 TCK的上升沿移入。TDO 測(cè)試數(shù)據(jù)輸出 (Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 TCK的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。TMS 測(cè)試模式選擇 (Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé) TAP控制器的轉(zhuǎn)換。 TMS必須在 TCK的上升沿到來(lái)之前穩(wěn)定。TCK 測(cè)試時(shí)鐘輸入 (Test Clock Input)時(shí)鐘輸入到 BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST 測(cè)試復(fù)位輸入 (Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路 (在 IEEE規(guī)范中，該引腳可選 )。表 21 邊界掃描 IO引腳功能 圖 244 邊界掃描數(shù)據(jù)移位方式 JTAG邊界掃描測(cè)試 圖 245 JTAG BST系統(tǒng)內(nèi)部結(jié)構(gòu) JTAG邊界掃描測(cè)試 圖 246 JTAG BST系統(tǒng)與與 FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖 硬件測(cè)試技術(shù) 圖 247 JTAG BST選擇命令模式時(shí)序 JTAG邊界掃描測(cè)試 硬件測(cè)試技術(shù) JTAG邊界掃描測(cè)試 TAP控制器的命令模式有： SAMPLE／ PRELOAD指令模式 EXTEST指令模式 BYPASS指令模式 IDCODE指令模式 USERCODE指令模式 嵌入式邏輯分析儀 FPGA/CPLD產(chǎn)品概述 Lattice公司 CPLD器件系列 1. ispLSI器件系列 （ 1） ispLSI1000E系列。（ 2） ispLSI2023E/2023VL/200VE系列。（ 3） ispLSI5000V系列。 （ 4） ispLSI 8000/8000V系列。 FPGA/CPLD產(chǎn)品概述 Lattice公司 CPLD器件系列 2. ispLSI器件的結(jié)構(gòu)與特點(diǎn) （ 1）采用 UltraMOS工藝。（ 2）系統(tǒng)可編程功能，所有的 ispLSI器件均支持 ISP功能。（ 3）邊界掃描測(cè)試功能。（ 4）加密功能。（ 5）短路保護(hù)功能。 FPGA/CPLD產(chǎn)品概述 Lattice公司 CPLD器件系列 3. ispMACH4000系列 4. Lattice EC ECP系列 ispMACH4000系列 CPLD器件有 、 和 三種供電電壓，分別屬于 ispMACH 4000V、 ispMACH 4000B 和 ispMACH 4000C 器件系列。 FPGA/CPLD產(chǎn)品概述 Xilinx公司的 FPGA和 CPLD器件系列 1. Virtex4系列 FPGA 2. SpartanⅡ Spartan3 Spartan 3E器件系列 3. XC9500 XC9500XL系列 CPLD 4. Xilinx FPGA配置器件 SPROM 5. Xilinx的 IP核 FPGA/CPLD產(chǎn)品概述 Altera公司 FPGA和 CPLD器件系列 1. Stratix II 系列 FPGA 2. Stratix系列 FPGA 3. ACEX系列 FPGA 4. FLEX系列 FPGA 5. MAX系列 CPLD 6. Cyclone系列 FPGA低成本 FPGA 7. Cyclone II系列 FPGA 8. MAX II系列器件 9. Altera宏功能塊及 IP核 FPGA/CPLD產(chǎn)品概述 Actel公司的 FPGA器件 Altera公司的 FPGA配置方式與配置器件 器 件 功能描述 封裝形式EPC2 16956801位， 、 32 腳 TQFPEPC1 10464961位， 、 20腳 PLCCEPC1441 440 8001位， 、 20腳 PLCC表 22 Altera FPGA常用配置器件 編程與配置 表 23 圖 248接口各引腳信號(hào)名稱(chēng) 基于電可擦除存儲(chǔ)單元的 EEPROM或 Flash技術(shù)。 基于 SRAM查找表的編程單元。 基于反熔絲編程單元。 引腳 1 2 3 4 5 6 7 8 9 10PS模式 DCK GND CONF_DONE VCC nCONFIG nSTATUS DATA0 GNDJATG模式TC
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