【文章內(nèi)容簡(jiǎn)介】 。 ? 請(qǐng)求階段 ：送出 地址信息 和 事務(wù)類型信息 、以及有關(guān)事務(wù)的其他信息。 ? 檢錯(cuò)階段 ：對(duì)請(qǐng)求階段送出的地址和請(qǐng)求信息所對(duì)應(yīng)的奇偶校驗(yàn)信號(hào) 進(jìn)行檢測(cè) 。 ? 偵聽(tīng)階段 ：對(duì)請(qǐng)求階段送出地址中所對(duì)應(yīng)的數(shù)據(jù) 檢查其在各個(gè) Cache中的命中狀態(tài) ，確定以后階段如何處理該事務(wù)。 ? 響應(yīng)階段 ：根據(jù)請(qǐng)求的事務(wù)類型、檢錯(cuò)和偵聽(tīng)結(jié)果，確定 如何響應(yīng)當(dāng)前事務(wù) 。返回的響應(yīng)結(jié)果可以是重試事務(wù)、延遲事務(wù)、硬件錯(cuò)、無(wú)數(shù)據(jù)傳送事務(wù)、回寫（ Writeback）事務(wù)或正常數(shù)據(jù)傳送事務(wù)等。對(duì)于前四種情況，事務(wù)在響應(yīng)階段就可結(jié)束。 總線帶寬 ? 影響總線帶寬的其他幾個(gè)因素有： (1) 數(shù)據(jù)總線寬度 增加數(shù)據(jù)總線的寬度 可使總線一次傳輸更多數(shù)據(jù)位。 ? 一個(gè)總線的帶寬主要由 總線定時(shí)方式 所用的協(xié)議決定的。 (2) 信號(hào)線是專用還是分時(shí)復(fù)用 將 地址線和數(shù)據(jù)線單獨(dú)設(shè)置 可使寫操作的性能更高，因?yàn)榈刂泛蛿?shù)據(jù)可在同一個(gè)總線周期內(nèi)傳送出去。 (3) 是否允許大數(shù)據(jù)塊傳送 允許總線 以背靠背總線周期連續(xù)傳送多個(gè)字而不發(fā)送地址信息或釋放總線 ，可以減少傳送一個(gè)大數(shù)據(jù)塊所需的時(shí)間，提高總線帶寬。這就是前面講的串并結(jié)合的方式，也稱 突發(fā)數(shù)據(jù)傳送方式 。 ? 提高上述三個(gè)方面總線性能需要 更多的 總線條數(shù) 、 增加復(fù)雜性 或當(dāng)一個(gè)長(zhǎng)數(shù)據(jù)塊傳送發(fā)生時(shí)會(huì)因?yàn)榈却?增加響應(yīng)時(shí)間 。 ? 快速總線訪問(wèn) 和 高帶寬 是 相互矛盾 的兩種設(shè)計(jì)要求 ? 為了得到 總線操作快速響應(yīng)時(shí)間 ，必須通過(guò) 簡(jiǎn)化通信路徑來(lái)使一次總線訪問(wèn)的時(shí)間降到最??； ? 為了獲得 較高的數(shù)據(jù)速率 ，又必須使總線帶寬最大化，總線帶寬可以通過(guò) 使用更多的緩沖 和通過(guò) 傳送較大的數(shù)據(jù)塊兩種方式來(lái)提高，它們都會(huì) 增加完成總線操作的時(shí)延 。 ? 要求支持大范圍內(nèi)具有 不同等待時(shí)間 和 數(shù)據(jù)傳輸率的 設(shè)備 的需求也使總線設(shè)計(jì)面臨挑戰(zhàn)。 7． 3 總線接口單元 ■ 總線上的信號(hào)必須與連到總線上的各部件所產(chǎn)生的信號(hào)相協(xié)調(diào)， 起協(xié)調(diào)作用的控制邏輯 就是 總線接口 ， ? CPU、存儲(chǔ)器、 I/O模塊中都有與系統(tǒng)總線或其他I/O總線的接口。 ? 它是掛接在總線上的 部件與總線之間的連接界面 ； ■ 總線接口單元的 基本功能 是： (1) 定時(shí)和通信：在同步通信方式下， 提供或接收時(shí)鐘信號(hào) ，在時(shí)鐘信號(hào)的控制下 驅(qū)動(dòng)或采樣相應(yīng)的信號(hào)線 。在異步方式下，按照握手協(xié)議對(duì)相應(yīng)的信號(hào)線 進(jìn)行驅(qū)動(dòng) 、 復(fù)位或采樣 。 (2) 總線請(qǐng)求和仲裁：根據(jù)需要 發(fā)出總線請(qǐng)求 信號(hào)。有些部件的總線接口具有集中方式下的總線控制器，此時(shí)還要進(jìn)行總線裁決 。對(duì)于分布式裁決，每個(gè)總線接口 都要參與裁決過(guò)程 。 (3) 控制操作：提供命令譯碼等控制邏輯，以根據(jù)總線傳送過(guò)來(lái)的命令 啟動(dòng)總線部件進(jìn)行相應(yīng)的操作 。 (4) 提供數(shù)據(jù)緩沖：當(dāng)總線連接的部件之間有速度差異時(shí)，可以在接口中設(shè)置一些數(shù)據(jù)緩沖寄存器，利用這些寄存器使 不同速度的部件得到匹配 。 (5) 數(shù)據(jù)格式轉(zhuǎn)換：當(dāng)總線連接的部件之間數(shù)據(jù)格式不同時(shí)，可以通過(guò)接口進(jìn)行 數(shù)據(jù)格式轉(zhuǎn)換 。例如，串 并轉(zhuǎn)換、 8位 32位轉(zhuǎn)換等。 (6) 記錄狀態(tài)信息：有些接口還必須能夠記錄接口本身以及它所掛接的 設(shè)備的狀態(tài) 。例如接口中數(shù)據(jù)緩沖的使用情況等。 (7) 數(shù)據(jù)傳送控制：有些接口還要對(duì) 數(shù)據(jù)傳送過(guò)程進(jìn)行控制 ，例如，對(duì)傳輸過(guò)程中的字計(jì)數(shù)器進(jìn)行更新。 (8) 中斷請(qǐng)求和響應(yīng)：根據(jù)需要 發(fā)出中斷請(qǐng)求信號(hào) 或 接收中斷請(qǐng)求 并給出響應(yīng)信號(hào)。例如，在外設(shè)的總線接口中，當(dāng)外設(shè)需要向處理器請(qǐng)求某種服務(wù)時(shí)，它通過(guò)總線接口向 CPU發(fā)中斷請(qǐng)求信號(hào)。而處理器的總線接口則接收中斷請(qǐng)求信號(hào)，并給出中斷回答信號(hào)。 ■ 根據(jù)總線的數(shù)據(jù)傳輸方式，總線接口單元分為 串行總線接口 和 并行總線接口 兩類。 7． 4 總線標(biāo)準(zhǔn) ■ 主板上的 “處理器 主存”總線 經(jīng)常是特定的專用總線，而用于連接各種 I/O模塊的 I/O總線 和 底板式總線 （通常是標(biāo)準(zhǔn)總線）可在不同的計(jì)算機(jī)中互用。 ■ 計(jì)算機(jī)工業(yè)界已經(jīng)開(kāi)發(fā)出了各種總線標(biāo)準(zhǔn) ? 使機(jī)器的擴(kuò)充和新設(shè)備的連接更加方便 ? 為計(jì)算機(jī)制造商和外圍設(shè)備制造商提供了一種規(guī)范 ? 按照同樣的標(biāo)準(zhǔn)和規(guī)范生產(chǎn)各種不同功能的芯片、模塊和整機(jī) ? 這樣可使芯片級(jí)、模塊級(jí)、設(shè)備級(jí)等各級(jí)別的產(chǎn)品都具有兼容性和互換性 ? 使整個(gè)計(jì)算機(jī)系統(tǒng)的可維護(hù)性和可擴(kuò)充性得到充分保證 ■ 總線標(biāo)準(zhǔn)的形成有多種途徑 ? 第一種途徑是由流行而 自然形成的標(biāo)準(zhǔn) 。有些機(jī)器如此流行以致于它們的 I/O總線最終變成了事實(shí)上的標(biāo)準(zhǔn)。例如：IBM PCAT總線。 ? 第二個(gè)途徑是為了 解決共性問(wèn)題而提出一種標(biāo)準(zhǔn) ，這種情況下，標(biāo)準(zhǔn)往往會(huì)由一個(gè)小組來(lái)制定。 SCSI總線和Ether就是由多個(gè)制造商合作提出的標(biāo)準(zhǔn)總線的例子。 ? 第三種途徑是 通過(guò)標(biāo)準(zhǔn)化組織制定的 。象 ANSI或 IEEE等組織會(huì)提出一些總線標(biāo)準(zhǔn)。 PCI總線標(biāo)準(zhǔn)就是由 Intel發(fā)起、后來(lái)由一個(gè)工業(yè)委員會(huì)發(fā)展起來(lái)的。 ■ 現(xiàn)在的 標(biāo)準(zhǔn)總線規(guī)范 越來(lái)越復(fù)雜 ? 通常包含信號(hào)分類、數(shù)據(jù)寬度、地址空間、傳輸速率、總線仲裁、握手協(xié)議、總線定時(shí)、事務(wù)類型等內(nèi)容。 ISA總線 ? ISA（ Industrial Standard Architecture）總線是IBM公司 1984年為推出 PC/AT機(jī)而建立的系統(tǒng)總線標(biāo)準(zhǔn)。所以也叫 AT總線。 ? ISA總線的主要特點(diǎn)： （ 1）能支持 64K I/O地址空間、 16M主存地址空間的尋址，可進(jìn)行８位或 16位數(shù)據(jù)訪問(wèn)，支持 15級(jí)硬中斷、７級(jí) DMA通道。 （ 3）支持 ８種總線事務(wù)類型 ：存儲(chǔ)器讀、存儲(chǔ)器寫、 I/O讀、I/O寫、中斷響應(yīng)、 DMA響應(yīng)、存儲(chǔ)器刷新、總線仲裁。 （ 2）是一種簡(jiǎn)單的 多主控總線 。除了 CPU外， DMA控制器、DRAM刷新控制器和帶處理器的智能接口控制卡都可成為總線主控設(shè)備。 EISA總線 （ 5） 使用獨(dú)立于 CPU的總線時(shí)鐘 ，因此 CPU可以采用比總線頻率更高的時(shí)鐘。它的時(shí)鐘頻率為８ MHz；最大數(shù)據(jù)傳輸率為 16MB/s。 （ 4）具有 分立的 數(shù)據(jù)線和地址線。 （ 6） ISA總線共有 98根信號(hào)線，在原 PC/XT總線的 62根線的基礎(chǔ)上擴(kuò)充了 36根線，與原 PC/XT總線完全兼容。 ? 它從 CPU中分離出了總線控制權(quán)，是一種具有智能化的總線，支持多總線主控和突發(fā)傳輸方式。 ? EISA(Extended Industrial Standerd Architecture)總線是一種在 ISA總線基礎(chǔ)上擴(kuò)充的開(kāi)放總線標(biāo)準(zhǔn)。 （ 1） EISA總線的 時(shí)鐘頻率 為 。 ? EISA總線的主要特點(diǎn)： （ 6） CPU或 DMA控制器等這些主控設(shè)備能夠?qū)?4G范圍的主存地址空間進(jìn)行訪問(wèn) 。 （ 5） 地址線的寬度為 32位 ，所以尋址能力達(dá) 232。 （ 4） 數(shù)據(jù)線寬度為 32位 ，具有 8位、 16位、 32位數(shù)據(jù)傳輸能力，所以最大數(shù)據(jù)傳輸率為 33MB/s。 （ 3）具有 分立的數(shù)據(jù)線和地址線 。 （ 2） EISA總線共 有 198根信號(hào)線 ，在原 ISA總線的 98根線的基礎(chǔ)上擴(kuò)充了 100根線，與原 ISA總線完全兼容。 VL總線（ VESA總線） ? VL（ VESA Local Bus）總線是 VESA（ Video Electronic Standard Association視頻電子標(biāo)準(zhǔn)協(xié)會(huì)）與 60余家公司聯(lián)合推出的一種 通用的全開(kāi)放局部總線標(biāo)準(zhǔn) ，也叫 VESA總線 。 ? 它的推出為微機(jī)系統(tǒng) 總線結(jié)構(gòu) 的革新奠定了基礎(chǔ)；有效解決總線傳輸速率這一瓶頸問(wèn)題。在此之前，PC系列機(jī)一直采用單一慢速的系統(tǒng)總線體系結(jié)構(gòu)。 ? VL總線作為一種局部總線，它不是一個(gè)單獨(dú)使用的總線體系結(jié)構(gòu)， 而是對(duì) ISA、 EISA等系統(tǒng) I/O總線的補(bǔ)充 ，它需要和其他總線共存于一個(gè)系統(tǒng)中，形成 ISA/VL或 EISA/VL等總線體系結(jié)構(gòu)。 ? VESA總線的主要特點(diǎn)： （ 1） VL總線的主要設(shè)計(jì)目標(biāo)是支持 CPU直接與高速視頻控制器掛接 ； （ 2）其他外設(shè)如硬盤控制器、 LAN控制卡以及其他高速接口所連的外設(shè)，也可使用 VL總線； （ 3）它 直接采用 CPU的時(shí)鐘 ，最高主頻可達(dá) 66MHz（實(shí)際上受制于 VL總線擴(kuò)充槽的性能，不能超過(guò) 40MHz）， 一般為33MHz； （ 4）數(shù)據(jù)總線的寬度為 32位， 可擴(kuò)展到 64位 ； （ 5）當(dāng)使用雙倍時(shí)鐘的 CPU（如 386類 CPU）時(shí)，必須將 CPU時(shí)鐘分頻才能驅(qū)動(dòng) VL總線時(shí)鐘。因此 最大數(shù)據(jù)傳輸率為132MB/s； （ 6） VL總線擴(kuò)充槽是一種標(biāo)準(zhǔn)的 16位微通道型擴(kuò)充槽 。 E( I SA ) 總線連接器C PU32 位 VL 總線連接器64 位 VL 總線擴(kuò)展連接器圖 VL總線物理布局 PCI總線 ? PCI（ Peripheral Component Interconnect）總線是繼 VL總線之后推出的又一種高性能的 32位局部總線 。 ? PCI規(guī)范是公開(kāi) 的，它受到許多微處理器和外圍設(shè)備生產(chǎn)商的支持，因此不同廠家生產(chǎn)的 PCI產(chǎn)品是相互兼容的。 ? PCI是一種 高帶寬 、 獨(dú)立于處理器 的總線。主要用于高速外設(shè)的 I/O接口和主機(jī)相連；如：圖形顯示適配器、網(wǎng)絡(luò)接口控制卡、磁盤控制器等。 ? PCI總線的主要特點(diǎn)： （ 3）它比 VL總線的速度更快。 ? 第一，它支持無(wú)限突發(fā)傳輸方式；而 VL 僅支持有限的突發(fā)數(shù)據(jù)傳送，所以 VL總線速度不如 PCI總線。 ? 第二， PCI總線支持并發(fā)工作，即掛接在 PCI總線上的外設(shè)能與 CPU并發(fā)工作。 （ 1）它與 CPU的時(shí)鐘頻率無(wú)關(guān)，采用自身 33MHz的總線頻率， （ 2）數(shù)據(jù)線寬度為 32位，可擴(kuò)充到 64位；所以數(shù)據(jù)傳輸率可達(dá)132MB/s～ 264 MB/s。 （ 4）一個(gè)或多個(gè) PCI總線通過(guò) PCI橋（ PCI控制器）和處理器總線相連；而處理器總線只連接處理器 /Cache、主存儲(chǔ)器和PCI橋。 （ 5） PCI橋的使用使 PCI總線獨(dú)立于處理器，并且 PCI橋提供了數(shù)據(jù)緩沖功能。 （ 6）高速的 PCI總線和低速的 E(ISA)總線之間通過(guò) PCI橋相連接，使得系統(tǒng)中的高速設(shè)備掛接在 PCI總線上，而低速設(shè)備仍然通過(guò) ISA、 EISA等這些低速 I/O總線支持。 （ 7）可以有多個(gè) PCI總線， PCI總線之間也是用相應(yīng)的 PCI橋連接。 ? PCI總線支持廣泛的基于微處理器的配置 ? PCI總線可以用在單處理器系統(tǒng)中，也可用于多處理器系統(tǒng)中。 ? 圖 (a)和 (b)分別給出了在一個(gè)單處理器系統(tǒng)和多處理器系統(tǒng)中使用 PCI總線的典型例子。 處理器Cach eDR AM橋 / 存儲(chǔ)器控 制器顯示控制器聲頻L AN 圖形PCI / E( I SA)橋基本 I / O 設(shè)備SCSIE( I SA) 總線PCI 總 線圖 (a) 型典的單處理器系統(tǒng) 處理器 / CacheD R A M存儲(chǔ)器控 制器系統(tǒng)總 線處理器 / CacheL A NPC I / P CI 橋PC I / E(I SA )橋基本 I / O 設(shè)備SC SIH os t / P CI橋H os t / P CI橋PC I 總 線 PC I 總 線E(I SA ) 總 線L A N SC SIPC I 總 線圖 (b) 典型的多處理器系統(tǒng) ? PCI總線的信號(hào)線 系統(tǒng)信號(hào) CLK in (1) 定時(shí)用的時(shí)鐘信號(hào)，在時(shí)鐘信號(hào)的上升沿每個(gè)設(shè)備對(duì)相應(yīng)的輸入信號(hào)進(jìn)行采樣。其最大時(shí)鐘頻率為 33MHz。 RST in (1) 復(fù)位信號(hào)。使總線上的所有 PCI專用的寄存器、定序器和信號(hào)轉(zhuǎn)為初始化狀態(tài)。 地址和數(shù)據(jù)信號(hào) A/D[31∷ 0] t/s (32) 復(fù)用的地址和數(shù)據(jù)線。 C/BE[3∷ 0] t/s (4) 復(fù)用的總線命令線和字節(jié)允許線。地址階段表示總線命令；數(shù)據(jù)階段表示數(shù)據(jù)線上 4個(gè)字節(jié)中對(duì)應(yīng)的那個(gè)字節(jié)是否有效。 PAR t/s (1) 32根 A/D線和 4根 C/BE線的偶校驗(yàn)信號(hào)線。地址階段和寫數(shù)據(jù)階段由主設(shè)備驅(qū)動(dòng) PAR信號(hào)線；在讀數(shù)據(jù)階段則由目標(biāo)設(shè)備驅(qū)動(dòng) PAR信號(hào)線。 接口控制信號(hào) FRAME s/t/s (1) 由主設(shè)備驅(qū)動(dòng)，表示一次總線傳輸已開(kāi)始并在持續(xù)進(jìn)行中。在總線傳輸?shù)拈_(kāi)始（即：地址階段之初）使該信號(hào)有效，而在進(jìn)行總線傳輸?shù)淖詈笠粋€(gè)數(shù)據(jù)交換之前撤消該信號(hào)。 IRDY s/