數(shù)字電路及系統(tǒng)設(shè)計(jì)第9章(編輯修改稿)
2024-10-23 00:02 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 ① SRAM的基本結(jié)構(gòu) 退出 目錄 總目錄 UDDV4V2Q QV1V3V5V6V7 V8I/O I/O列選線 Y行選線 X存儲(chǔ)單元位線D位線D( a )( b )UDDV4V2V6V5V1V3V7V8YI/OI/O位線D位線DX② SRAM的靜態(tài)存儲(chǔ)單元 六管 NMOS存儲(chǔ)單元 六管 CMOS存儲(chǔ)單元 退出 目錄 總目錄 存儲(chǔ)器容量的擴(kuò)展 ⒈ 位數(shù)的擴(kuò)展 A 0 A 1 … A 9 R/W CS10241RAMI/OA0A1… A9R/W CS10241RAMI/O…A0A1… A9R/W CS10241RAMI/OI/O1I/O2…I/O7… …A0A1…A9R/WCS… 退出 目錄 總目錄 ⒉ 字?jǐn)?shù)的擴(kuò)展 A0A1… A7R/W CS2568RAMI/O0I/O7…(1)A0A1… A7R/W CS2568RAMI/O0I/O7…(2)A0A1… A7R/W CS2568RAMI/O0I/O7…(3)A0A1… A7R/W CS2568RAMI/O0I/O7…(4)A0A1……A7R/WY0… … …A8A92—4譯碼器Y1Y2Y3I/O0I/O7…A0A1 退出 目錄 總目錄 低密度可編程邏輯器件 ⒈ PLD電路的基本結(jié)構(gòu) ① PLD的基本結(jié)構(gòu) 輸入電路與陣列或陣列輸出電路輸入項(xiàng) 乘積項(xiàng) 或項(xiàng)… 輸出…輸入② 四種 PLD的結(jié)構(gòu)特點(diǎn) 類型固定陣列輸出方式與 或固定可編程PROM可編程 可編程FPLAPAL 可編程 固定可編程GALTS、OCTS、OC、H、LTS、I/O、寄存器用戶定義 退出 可編程邏輯器件 目錄 總目錄 ③ PLD陣列結(jié)構(gòu)圖 與門陣列(固定)Q2Q1Q0或門陣列(可編程)I2I1I0與門陣列(可編程)I2I1I0Q2Q1Q0或門陣列(可編程)PROM結(jié)構(gòu) FPLA結(jié)構(gòu) PAL和 GAL結(jié)構(gòu) 退出 與門陣列(可編程)I2I1I0Q2Q1Q0或門陣列(固定)目錄 總目錄 例： 用 FPLA實(shí)現(xiàn)四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的代碼 轉(zhuǎn)換電路。 解： 輸出表達(dá)式為 G3=B3 G2=B3B2+B3B2
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