數(shù)字電路與系統(tǒng)設計實驗報告(編輯修改稿)
2025-10-08 17:33 本頁面
【文章內(nèi)容簡介】 位輸入信號，Ｃ n1，Ｓ n1，Ｓ n2， Ｓ 2,Ｓ 1,Ｓ0 是它們的和。在該電路中對Ａ 0 和Ｂ 0 相加是用一個半加器，對其它位都用全加器。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級也必須是一個全加器。 半加器設計 半加器真值表 10 半加器原理圖 半加器仿真波形 一位全加器設計 一位全加器可以由兩個半加器和一個或門連接而成。 一位全加器原理圖 一位全加器仿真波形 11 四位全加器 4 位全加器可以看做四個 1 位全加器級聯(lián)而成，首先采用基本邏輯門設計一位全加器，而后通過多個 1 位全加器級聯(lián)實現(xiàn) 4 位全加器。 四位全加器原理圖 四位全加器仿真波形 12 六、 實驗結(jié)論與體會 采用圖形編程法實現(xiàn)了四位全加器的設計，并完成了電路的設計編譯、綜合、邏輯仿真。 13 實驗四 時序電路設計 一、 實驗目的 學習利用 EDA 工具設計簡單時序電路。 掌握簡單時序電路的分析、設計、波形仿真、器件編程及測試方法 。 二、 實驗設備 基于 CPLD 的數(shù)字電路實驗系統(tǒng)。 計算機。 三、 實驗內(nèi)容 用 D 觸發(fā)器 DFF（或 74LS74）構(gòu)成的 4 位 二進制計數(shù)器（分頻器） 。 四、 實驗方法 根據(jù) D 觸發(fā)器的特性 設計 4 位二進制計數(shù)器電路 ，并在實驗板上進行驗證。 五、 實驗 過程 4 位二進制計數(shù)器電路 異步計數(shù)器是指輸入時鐘信號只作用于計數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個向高一位觸發(fā)器傳遞，進位信號而使得觸發(fā)器逐級翻轉(zhuǎn)，所以前級狀態(tài)的變化是下級變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進位信號使高位觸發(fā)器翻轉(zhuǎn)。 異步計數(shù)器的工作原理如下圖，通常由于采用異步時鐘，工作延時比較大。 14 建立波形文件，對所設計電路進行波形仿真。并記錄 Q0、 Q Q Q3 的狀態(tài) 。 對所設計電路進行器件編程。將 CLK 引腳連接到實驗系統(tǒng)的單脈沖輸出插孔，4 位二進制計數(shù)器輸出端 Q0、 Q Q Q3 連接到 LED 顯示燈， CLR、 PRN 端分別連接到實驗系統(tǒng)兩個開關的輸出插孔。 由時鐘 CLK 輸入單脈沖，記錄輸入的脈沖數(shù)，同時觀測 Q0、 Q Q Q3 對應 LED 顯示燈的變化情 況 。 六、 實驗結(jié)論與體會 通過這次的實驗，我對計數(shù)器無論從功能還是原理方面都有了較為系統(tǒng)的了解和學習。 15 實驗五 模 60 循環(huán)計數(shù)器 一、 實驗目的 掌握 74161 的使用。 掌握多芯片級聯(lián)方法。
高考資料相關推薦
鄂ICP備17016276號-1