數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告(編輯修改稿)
2024-10-08 17:33 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 位輸入信號(hào)，Ｃ n1，Ｓ n1，Ｓ n2， Ｓ 2,Ｓ 1,Ｓ0 是它們的和。在該電路中對(duì)Ａ 0 和Ｂ 0 相加是用一個(gè)半加器，對(duì)其它位都用全加器。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級(jí)也必須是一個(gè)全加器。 半加器設(shè)計(jì) 半加器真值表 10 半加器原理圖 半加器仿真波形 一位全加器設(shè)計(jì) 一位全加器可以由兩個(gè)半加器和一個(gè)或門連接而成。 一位全加器原理圖 一位全加器仿真波形 11 四位全加器 4 位全加器可以看做四個(gè) 1 位全加器級(jí)聯(lián)而成，首先采用基本邏輯門設(shè)計(jì)一位全加器，而后通過(guò)多個(gè) 1 位全加器級(jí)聯(lián)實(shí)現(xiàn) 4 位全加器。 四位全加器原理圖 四位全加器仿真波形 12 六、 實(shí)驗(yàn)結(jié)論與體會(huì) 采用圖形編程法實(shí)現(xiàn)了四位全加器的設(shè)計(jì)，并完成了電路的設(shè)計(jì)編譯、綜合、邏輯仿真。 13 實(shí)驗(yàn)四 時(shí)序電路設(shè)計(jì) 一、 實(shí)驗(yàn)?zāi)康? 學(xué)習(xí)利用 EDA 工具設(shè)計(jì)簡(jiǎn)單時(shí)序電路。 掌握簡(jiǎn)單時(shí)序電路的分析、設(shè)計(jì)、波形仿真、器件編程及測(cè)試方法 。 二、 實(shí)驗(yàn)設(shè)備 基于 CPLD 的數(shù)字電路實(shí)驗(yàn)系統(tǒng)。 計(jì)算機(jī)。 三、 實(shí)驗(yàn)內(nèi)容 用 D 觸發(fā)器 DFF（或 74LS74）構(gòu)成的 4 位 二進(jìn)制計(jì)數(shù)器（分頻器） 。 四、 實(shí)驗(yàn)方法 根據(jù) D 觸發(fā)器的特性 設(shè)計(jì) 4 位二進(jìn)制計(jì)數(shù)器電路 ，并在實(shí)驗(yàn)板上進(jìn)行驗(yàn)證。 五、 實(shí)驗(yàn) 過(guò)程 4 位二進(jìn)制計(jì)數(shù)器電路 異步計(jì)數(shù)器是指輸入時(shí)鐘信號(hào)只作用于計(jì)數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個(gè)向高一位觸發(fā)器傳遞，進(jìn)位信號(hào)而使得觸發(fā)器逐級(jí)翻轉(zhuǎn)，所以前級(jí)狀態(tài)的變化是下級(jí)變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號(hào)使高位觸發(fā)器翻轉(zhuǎn)。 異步計(jì)數(shù)器的工作原理如下圖，通常由于采用異步時(shí)鐘，工作延時(shí)比較大。 14 建立波形文件，對(duì)所設(shè)計(jì)電路進(jìn)行波形仿真。并記錄 Q0、 Q Q Q3 的狀態(tài) 。 對(duì)所設(shè)計(jì)電路進(jìn)行器件編程。將 CLK 引腳連接到實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，4 位二進(jìn)制計(jì)數(shù)器輸出端 Q0、 Q Q Q3 連接到 LED 顯示燈， CLR、 PRN 端分別連接到實(shí)驗(yàn)系統(tǒng)兩個(gè)開(kāi)關(guān)的輸出插孔。 由時(shí)鐘 CLK 輸入單脈沖，記錄輸入的脈沖數(shù)，同時(shí)觀測(cè) Q0、 Q Q Q3 對(duì)應(yīng) LED 顯示燈的變化情 況 。 六、 實(shí)驗(yàn)結(jié)論與體會(huì) 通過(guò)這次的實(shí)驗(yàn)，我對(duì)計(jì)數(shù)器無(wú)論從功能還是原理方面都有了較為系統(tǒng)的了解和學(xué)習(xí)。 15 實(shí)驗(yàn)五 模 60 循環(huán)計(jì)數(shù)器 一、 實(shí)驗(yàn)?zāi)康? 掌握 74161 的使用。 掌握多芯片級(jí)聯(lián)方法。
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