【文章內(nèi)容簡(jiǎn)介】 組成。共需：８K ８ 的ROM 芯片１ 片，８K ８ 的SRAM 芯片３ 片，２K ８ 的SRAM 芯片１ 片。主存地址分配如圖５２３ 所示，主存的連接框圖如圖５２４ 所示。１９ ．某半導(dǎo)體存儲(chǔ)器容量１５KB ，其中固化區(qū)８KB ，可選EPROM 芯片為４K ８ ；可隨機(jī)讀／寫區(qū)７KB ，可選SRAM 芯片有：４K ４ 、２K ４ 、１K ４ 。地址總線A１５ ～ A０ （A０ 為最低位） ，雙向數(shù)據(jù)總線D７ ～ D０ （D０ 為最低位） ，R／W控制讀／寫，MREQ為低電平時(shí)允許存儲(chǔ)器工作信號(hào)。請(qǐng)?jiān)O(shè)計(jì)并畫出該存儲(chǔ)器邏輯圖，注明地址分配、片選邏輯、片選信號(hào)極性等。２０ ．某機(jī)地址總線１６ 位A１５ ～ A０ （A０ 為最低位） ，訪存空間６４KB 。外圍設(shè)備與主存統(tǒng)一編址，I／O 空間占用FC００ ～ FFFFH ?，F(xiàn)用２１６４ 芯片（６４K １）構(gòu)成主存儲(chǔ)器，請(qǐng)?jiān)O(shè)計(jì)并畫出該存儲(chǔ)器邏輯圖，并畫出芯片地址線、數(shù)據(jù)線與總線的連接邏輯以及行選信號(hào)與列選信號(hào)的邏輯式，使訪問(wèn)I／O 時(shí)不訪問(wèn)主存。動(dòng)態(tài)刷新邏輯可以暫不考慮。解：存儲(chǔ)器邏輯圖如圖５２６ 所示，為簡(jiǎn)單起見(jiàn)，在圖中沒(méi)有考慮行選信號(hào)和列選信號(hào)，行選信號(hào)和列選信號(hào)的邏輯式可參考下題。在６４KB 空間的最后１KB 為I／O 空間，在此區(qū)間CS無(wú)效，不訪問(wèn)主存。２１ ．已知有１６K １ 的DRAM 芯片，其引腳功能如下：地址輸入A６ ～ A０ ，行地址選擇RAS ，列地址選擇CAS ，數(shù)據(jù)輸入端DIN ，數(shù)據(jù)輸出端DOUT ，控制端WE 。請(qǐng)用給定芯片構(gòu)成２５６KB 的存儲(chǔ)器，采用奇偶校驗(yàn)，試問(wèn)：需要芯片的總數(shù)是多少？ 并請(qǐng)：（１） 正確畫出存儲(chǔ)器的連接框圖。（２） 寫出各芯片RAS和CAS形成條件。（３） 若芯片內(nèi)部采用１２８ １２８ 矩陣排列，求異步刷新時(shí)該存儲(chǔ)器的刷新間隔。解：（１） 需要的芯片數(shù)＝ １２８ 片，存儲(chǔ)器的連接框圖如圖５２７ 所示。（３） 若芯片內(nèi)部采用１２８ １２８ 矩陣排列，設(shè)芯片的最大刷新間隔時(shí)間為２ms ，則相鄰兩行之間的刷新間隔為：刷新間隔＝ 最大刷新間隔時(shí)間247。 行數(shù)＝ ２ms 247。 １２８ ＝ １５ ．６２５μs可取刷新間隔１５ ．５μs 。２２．并行存儲(chǔ)器有哪幾種編址方式？ 簡(jiǎn)述低位交叉編址存儲(chǔ)器的工作原理。解：并行存儲(chǔ)器有單體多字、多體單字和多體多字等幾種系統(tǒng)。多體交叉訪問(wèn)存儲(chǔ)器可分為高位交叉編址存儲(chǔ)器和低位交叉編址存儲(chǔ)器。低位交叉編址又稱為橫向編址，連續(xù)的地址分布在相鄰的存儲(chǔ)體中，而同一存儲(chǔ)體內(nèi)的地址都是不連續(xù)的。存儲(chǔ)器地址寄存器的低位部分經(jīng)過(guò)譯碼選擇不同的存儲(chǔ)體，而高位部分則指向存儲(chǔ)體內(nèi)的存儲(chǔ)字。如果采用分時(shí)啟動(dòng)的方法，可以在不改變每個(gè)存儲(chǔ)體存取周期的前提下，提高整個(gè)主存的速度。２２ ．并行存儲(chǔ)器有哪幾種編址方式？ 簡(jiǎn)述低位交叉編址存儲(chǔ)器的工作原理。解：并行存儲(chǔ)器有單體多字、多體單字和多體多字等幾種系統(tǒng)。多體交叉訪問(wèn)存儲(chǔ)器可分為高位交叉編址存儲(chǔ)器和低位交叉編址存儲(chǔ)器。低位交叉編址又稱為橫向編址，連續(xù)的地址分布在相鄰的存儲(chǔ)體中，而同一存儲(chǔ)體內(nèi)的地址都是不連續(xù)的。存儲(chǔ)器地址寄存器的低位部分經(jīng)過(guò)譯碼選擇不同的存儲(chǔ)體，而高位部分則指向存儲(chǔ)體內(nèi)的存儲(chǔ)字。如果采用分時(shí)啟動(dòng)的方法，可以在不改變每個(gè)存儲(chǔ)體存取周期的前提下，提高整個(gè)主存的速度。２３ ．什么是高速緩沖存儲(chǔ)器？ 它與主存是什么關(guān)系？ 其基本工作過(guò)程如何？解：高速緩沖存儲(chǔ)器位于主存和CPU 之間，用來(lái)存放當(dāng)前正在執(zhí)行的程序段和數(shù)據(jù)中的活躍部分，使CPU 的訪存操作大多數(shù)針對(duì)Cache 進(jìn)行，從而使程序的執(zhí)行速度大大提高。高速緩沖存儲(chǔ)器的存取速度接近于CPU 的速度，但是容量較小，它保存的信息只是主存中最急需處理的若干塊的副本。當(dāng)CPU 發(fā)出讀請(qǐng)求時(shí)，如果Cache 命中，就直接對(duì)Cache 進(jìn)行讀操作，與主存無(wú)關(guān)；如果Cache 不命中，則仍需訪問(wèn)主存，并把該塊信息一次從主存調(diào)入Cache 內(nèi)。若此時(shí)Cache 已滿，則須根據(jù)某種替換算法，用這個(gè)塊替換掉Cache 中原來(lái)的某塊信息。２４ ．Cache 做在CPU 芯片內(nèi)有什么好處？ 將指令Cache 和數(shù)據(jù)Cache 分開(kāi)又有什么好處？解：Cache 做在CPU 芯片內(nèi)可以提高CPU 訪問(wèn)Cache 的速度。將指令Cache 和數(shù)據(jù)Cache 分開(kāi)的好處是分體緩存支持并行訪問(wèn)，即在取指部件取指令的同時(shí)，取數(shù)部件要取數(shù)據(jù)。并且，指令在程序執(zhí)行中一般不需要修改，故指令Cache 中的內(nèi)容不需寫回到主存中去。２５ ．設(shè)某機(jī)主存容量為４MB ，Cache 容量為１６KB ，每塊包含８ 個(gè)字，每字３２ 位，設(shè)計(jì)一個(gè)四路組相聯(lián)映像（即Cache 每組內(nèi)共有四個(gè)塊）的Cache 組織，要求：（１） 畫出主存地址字段中各段的位數(shù)。（２） 設(shè)Cache 的初態(tài)為空，CPU 依次從主存第０ 、１ 、２ 、? 、９９ 號(hào)單元讀出１００ 個(gè)字（主存一次讀出一個(gè)字） ，并重復(fù)按此次序讀８ 次，問(wèn)命中率是多少？（３） 若Cache 的速度是主存的６ 倍，試問(wèn)有Cache 和無(wú)Cache 相比，速度提高多少倍？解：（１） 主存容量為４MB ，按字節(jié)編址，所以主存地址為２２ 位，地址格式如圖５２９所示。（２） 由于每個(gè)字塊有８ 個(gè)字，所以主存第０ 、１ 、２ 、? 、９９ 號(hào)字單元分別在字塊０ ～ １２中，采用四路組相聯(lián)映像將分別映像到第０ 組～ １２ 組中，但Cache 起始為空，所以第一次讀時(shí)每一塊中的第一個(gè)單元沒(méi)命中，但后面７ 次每個(gè)單元均可以命中。（３） 設(shè)Cache 的存取周期為T ，則主存的存取周期為６ T 。無(wú)Cache 的訪存時(shí)間為６ T所以速度提高倍數(shù)＝ ６ 247。 １ ．０９６ ＝ ５ ．４７ 倍。２６ ．什么叫虛擬存儲(chǔ)器？ 采用虛擬存儲(chǔ)技術(shù)能解決什么問(wèn)題？解：虛擬存儲(chǔ)器由主存儲(chǔ)器和聯(lián)機(jī)工作的輔助存儲(chǔ)器（通常為磁盤存儲(chǔ)器）共同組成，這兩個(gè)存儲(chǔ)器在硬件和系統(tǒng)軟件的共同管理下工作，對(duì)于應(yīng)用程序員，可以把它們看作是一個(gè)單一的存儲(chǔ)器。采用虛擬存儲(chǔ)技術(shù)可以解決主存容量不足的問(wèn)題。虛擬存儲(chǔ)器將主存和輔存的地址空間統(tǒng)一編址，形成一個(gè)龐大的存儲(chǔ)空間。在這個(gè)大空間里，用戶可以自由編程，完全不必考慮程序在主存是否裝得下以及這些程序?qū)?lái)在主存中的實(shí)際存放位置。２７ ． 已知采用頁(yè)式虛擬存儲(chǔ)器， 某程序中一條指令的虛地址是：０００００１１１１１１１１０００００ 。該程序的頁(yè)表起始地址是００１１ ，頁(yè)面大?。盞 ，頁(yè)表中有關(guān)單元最末四位（實(shí)頁(yè)號(hào)）見(jiàn)下表：　請(qǐng)指出指令地址（虛地址）變換后的主存實(shí)地址。解：頁(yè)面大?。盞 ，頁(yè)內(nèi)地址１０ 位，根據(jù)頁(yè)表，可以得出主存實(shí)地址為１１００１１１１１０００００ 。第六章１ ．控制器有哪幾種控制方式？ 各有何特點(diǎn)？解：控制器的控制方式可以分為３ 種：同步控制方式、異步控制方式和聯(lián)合控制方式。同步控制方式的各項(xiàng)操作都由統(tǒng)一的時(shí)序信號(hào)控制，在每個(gè)機(jī)器周期中產(chǎn)生統(tǒng)一數(shù)目的節(jié)拍電位和工作脈沖。這種控制方式設(shè)計(jì)簡(jiǎn)單，容易實(shí)現(xiàn)；但是對(duì)于許多簡(jiǎn)單指令來(lái)說(shuō)會(huì)有較多的空閑時(shí)間，造成較大數(shù)量的時(shí)間浪費(fèi)，從而影響了指令的執(zhí)行速度。異步控制方式的各項(xiàng)操作不采用統(tǒng)一的時(shí)序信號(hào)控制，而根據(jù)指令或部件的具體情況決定，需要多少時(shí)間，就占用多少時(shí)間。異步控制方式?jīng)]有時(shí)間上的浪費(fèi)，因而提高了機(jī)器的效率，但是控制比較復(fù)雜。聯(lián)合控制方式是同步控制和異步控制相結(jié)合的方式。２ ．什么是三級(jí)時(shí)序系統(tǒng)？解：三級(jí)時(shí)序系統(tǒng)是指機(jī)器周期、節(jié)拍和工作脈沖。計(jì)算機(jī)中每個(gè)指令周期劃分為若干個(gè)機(jī)器周期，每個(gè)機(jī)器周期劃分為若干個(gè)節(jié)拍，每個(gè)節(jié)拍中設(shè)置一個(gè)或幾個(gè)工作脈沖。３ ．控制器有哪些基本功能？ 它可分為哪幾類？ 分類的依據(jù)是什么？解：控制器的基本功能有：（１） 從主存中取出一條指令，并指出下一條指令在主存中的位置。（２） 對(duì)指令進(jìn)行譯碼或測(cè)試，產(chǎn)生相應(yīng)的操作控制信號(hào)，以便啟動(dòng)規(guī)定的動(dòng)作。（３） 指揮并控制CPU 、主存和輸入輸出設(shè)備之間的數(shù)據(jù)流動(dòng)。控制器可分為組合邏輯型、存儲(chǔ)邏輯型、組合邏輯與存儲(chǔ)邏輯結(jié)合型３ 類，分類的依據(jù)在于控制器的核心——— 微操作信號(hào)發(fā)生器（控制單元CU）的實(shí)現(xiàn)方法不同。４ ．中央處理器有哪些功能？ 它由哪些基本部件所組成？解：從程序運(yùn)行的角度來(lái)看，CPU 的基本功能就是對(duì)指令流和數(shù)據(jù)流在時(shí)間與空間上實(shí)施正確的控制。對(duì)于馮 諾依曼結(jié)構(gòu)的計(jì)算機(jī)而言，數(shù)據(jù)流是根據(jù)指令流的操作而形成的，也就是說(shuō)數(shù)據(jù)流是由指令流來(lái)驅(qū)動(dòng)的。中央處理器由運(yùn)算器和控制器組成。５ ．中央處理器中有哪幾個(gè)主要寄存器？ 試說(shuō)明它們的結(jié)構(gòu)和功能。解：CPU 中的寄存器是用來(lái)暫時(shí)保存運(yùn)算和控制過(guò)程中的中間結(jié)果、最終結(jié)果及控制、狀態(tài)信息的，它可分為通用寄存器和專用寄存器兩大類。通用寄存器可用來(lái)存放原始數(shù)據(jù)和運(yùn)算結(jié)果，有的還可以作為變址寄存器、計(jì)數(shù)器、地址指針等。專用寄存器是專門用來(lái)完成某一種特殊功能的寄存器，如程序計(jì)數(shù)器PC 、指令寄存器IR 、存儲(chǔ)器地址寄存器MAR 、存儲(chǔ)器數(shù)據(jù)寄存器MDR 、狀態(tài)標(biāo)志寄存器PSWR 等。６ ．某機(jī)CPU 芯片的主振頻率為８MHz ，其時(shí)鐘周期是多少μs ？ 若已知每個(gè)機(jī)器周期平均包含４ 個(gè)時(shí)鐘周期，該機(jī)的平均指令執(zhí)行速度為０ ．８MIPS ，試問(wèn)：（１） 平均指令周期是多少μs ？（２） 平均每個(gè)指令周期含有多少個(gè)機(jī)器周期？（３） 若改用時(shí)鐘周期為０ ．４μs 的CPU 芯片，則計(jì)算機(jī)的平均指令執(zhí)行速度又是多少M(fèi)IPS ？（４） 若要得到４０ 萬(wàn)次／s 的指令執(zhí)行速度，則應(yīng)采用主振頻率為多少M(fèi)Hz 的CPU芯片？解：時(shí)鐘周期＝ １ 247。 ８MHz ＝ ０ ．１２５μs（１） 平均指令周期＝ １ 247。 ０ ．８MIPS ＝ １ ．２５μs（２） 機(jī)器周期＝ ０ ．１２５μs ４ ＝ ０ ．５μs平均每個(gè)指令周期的機(jī)器周期數(shù)＝ １ ．２５μs 247。 ０ ．５μs 247。 ４ ＝ ２ ．５（４） 主振頻率＝ ４MHz７ ．以一條典型的單地址指令為例，簡(jiǎn)要說(shuō)明下列部件在計(jì)算機(jī)的取指周期和執(zhí)行周期中的作用。（１） 程序計(jì)數(shù)器PC ；（２） 指令寄存器IR ；（３） 算術(shù)邏輯運(yùn)算部件ALU ；（４） 存儲(chǔ)器數(shù)據(jù)寄存器MDR ；（５） 存儲(chǔ)器地址寄存器MAR 。解：（１） 程序計(jì)數(shù)器PC ：存放指令地址；（２） 指令寄存器IR ：存放當(dāng)前指令；（３） 算術(shù)邏輯運(yùn)算部件ALU ：進(jìn)行算邏運(yùn)算；（４） 存儲(chǔ)器數(shù)據(jù)寄存器MDR ：存放寫入或讀出的數(shù)據(jù)／指令；（５） 存儲(chǔ)器地址寄存器MAR ：存放寫入或讀出的數(shù)據(jù)／指令的地址。以單地址指令“加１（INC A）”為例，該指令分為３ 個(gè)周期：取指周期、分析取數(shù)周期、執(zhí)行周期。３ 個(gè)周期完成的操作如表６２ 所示?！。?．什么是指令周期？ 什么是CPU 周期？ 它們之間有什么關(guān)系？解：指令周期是指取指令、分析取數(shù)到執(zhí)行指令所需的全部時(shí)間。CPU 周期（機(jī)器周期）是完成一個(gè)基本操作的時(shí)間。一個(gè)指令周期劃分為若干個(gè)CPU 周期。９ ．指令和數(shù)據(jù)都存放在主存，如何識(shí)別從主存儲(chǔ)器中取出的是指令還是數(shù)據(jù)？解：指令和數(shù)據(jù)都存放在主存，它們都以二進(jìn)制代碼形式出現(xiàn)，區(qū)分的方法為：（１） 取指令或數(shù)據(jù)時(shí)所處的機(jī)器周期不同：取指周期取出的是指令；分析取數(shù)或執(zhí)行周期取出的是數(shù)據(jù)。（２） 取指令或數(shù)據(jù)時(shí)地址的來(lái)源不同：指令地址來(lái)源于程序計(jì)數(shù)器；數(shù)據(jù)地址來(lái)源于地址形成部件。１０ ．CPU 中指令寄存器是否可以不要？ 指令譯碼器是否能直接對(duì)存儲(chǔ)器數(shù)據(jù)寄存器MDR 中的信息譯碼？ 為什么？ 請(qǐng)以無(wú)條件轉(zhuǎn)移指令JMP A 為例說(shuō)明。解：指令寄存器不可以不要。指令譯碼器不能直接對(duì)MDR 中的信息譯碼，因?yàn)樵谌≈钢芷贛DR 的內(nèi)容是指令，而在取數(shù)周期MDR 的內(nèi)容是操作數(shù)。以JMP A 指令為例，假設(shè)指令占兩個(gè)字，第一個(gè)字為操作碼，第二個(gè)字為轉(zhuǎn)移地址，它們從主存中取出時(shí)都需要經(jīng)過(guò)MDR ，其中只有第一個(gè)字需要送至指令寄存器，并且進(jìn)行指令的譯碼，而第二個(gè)字不需要送指令寄存器。１１ ．設(shè)一地址指令格式如下：＠ OP A　　現(xiàn)在有４ 條一地址指令：LOAD（取數(shù)） 、ISZ（加“１”為零跳） 、DSZ（減“１”為零跳） 、STORE（存數(shù)） ，在一臺(tái)單總線單累加器結(jié)構(gòu)的機(jī)器上運(yùn)行，試排出這４ 條指令的微操作序列。要求：當(dāng)排ISZ 和DSZ 指令時(shí)不要破壞累加寄存器Acc 原來(lái)的內(nèi)容。解：（１） LOAD（取數(shù)）指令PC → MAR ，READ 　　　　　??；取指令MM → MDRMDR → IR ，PC ＋ １ → PCA → MAR ，READ ；取數(shù)據(jù)送AccMM → MDRMDR → Acc（２） ISZ（加“１”為零跳）指令取指令微操作略。A → MAR ，READ ；取數(shù)據(jù)送AccMM → MDRMDR → AccAcc＋ １ → Acc ；加１If Z ＝ １ then PC ＋ １ → PC ；結(jié)果為０ ，PC ＋ １Acc → MDR ，WRITE ；保存結(jié)果MDR → MMAcc － １ → Acc ；恢復(fù)Acc（３） DSZ（減“１”為零跳）指令取指令微操作略。A → MAR ，READ ；取數(shù)據(jù)送AccMM → MDRMDR → AccAcc － １ → Acc ；減１If Z ＝ １ then PC ＋ １ → PC ；結(jié)果為０ ，PC ＋ １Acc → MDR ，WRITE ；保存結(jié)果MDR → MMAcc＋ １ → Acc ；恢復(fù)Acc（４） S