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正文內(nèi)容

計算機組成原理概述(編輯修改稿)

2025-07-22 05:16 本頁面
 

【文章內(nèi)容簡介】 為0時則舍去移掉的數(shù)值。 ②末位恒1法:即右移時,丟掉移出的原低位上的值并將結(jié)果的最低位置1。階碼溢出判斷階碼無溢出 加減運算正常結(jié)束 階碼下溢 運算結(jié)果置為機器0 階碼上溢 置溢出標志[例] 設(shè)x=2010,y=2100(-),求x+y。[解:]假設(shè)兩數(shù)均以補碼表示,階碼采用雙符號位,尾數(shù)采用單符號位,則它們的浮點表示分別為[x]?。?0 010, [y]?。?0 100, 1 求階差并對階△E=Ex-Ey=[Ex]補+[-Ey]補=00 010+11 100=11 110(11 110補碼轉(zhuǎn)原碼 若是負數(shù),則數(shù)值位取反+1得原碼:11 010 故下一句說是-2)即△E為-2,x的階碼小,應(yīng)使Mx右移兩位,Ex加 2,[x]?。?0 100,(11)其中(11)表示Mx右移 2 位后移出的最低兩位數(shù)。2 尾數(shù)求和0. 0 0 1 1 0 1 1 0 (11)+ 1. 0 1 0 1 0 1 0 0────────────────1. 1 0 0 0 1 0 1 0 (11)3規(guī)格化處理尾數(shù)運算結(jié)果的符號位與最高數(shù)值位同值,應(yīng)執(zhí)行左規(guī)處理,(10),階碼為00 011。4舍入處理采用 0 舍 1 入法處理,則有1. 0 0 0 1 0 1 0 1+ 1 ────────────────1. 0 0 0 1 0 1 1 05判溢出階碼符號位為 00,不溢出,故得最終結(jié)果為x+y=2011(-) 計算機硬件系統(tǒng)結(jié)構(gòu) 計算機的硬件組成計算機硬件由運算器、控制器、存儲器、輸入設(shè)備和輸出設(shè)備五大部件組成。 計算機硬件的典型結(jié)構(gòu) 單總線結(jié)構(gòu)以 CPU 為中心的雙總線組成結(jié)構(gòu)以存儲器為中心的雙總線組成結(jié)構(gòu) 計算機基本工作原理 中央處理機 CPU CPU 的組成(1) 運算器 運算器是對數(shù)據(jù)進行加工處理的部件,它主要完成算術(shù)運算和邏輯運算,完成對數(shù)據(jù)的加工與處理。不同的計算機,運算器的結(jié)構(gòu)也不同,但最基本的結(jié)構(gòu)都是由算術(shù)/邏輯運算單元(ALU)、 累加器 ACC、寄存器組、多路轉(zhuǎn)換器和數(shù)據(jù)總線等邏輯部件組成。(2) 控制器 計算機能執(zhí)行的基本操作叫做指令,一臺計算機的所有指令組成指令系統(tǒng)。指令由操作碼和地址碼兩部分組成,操作碼指明操作的類型,地址碼則指明操作數(shù)及運算結(jié)果存放的地址。 控制器是由程序計數(shù)器(簡稱 PC)、指令寄存器、指令譯碼器、狀態(tài)條件寄存器、時序產(chǎn)生器、微操作信號發(fā)生器組成例:控制機器指令執(zhí)行的微程序存放在_(52)__中。 (52)A.控制存儲器 B.指令寄存器  C.內(nèi)部存儲器 D.SRAM執(zhí)行過程: 指令-》指令寄存器-》譯碼器(譯出微指令)-》微操作形成部件(控制存儲器) CPU 的功能(1) 程序控制(2) 操作控制(3) 時間控制(4) 數(shù)據(jù)處理 計算機體系結(jié)構(gòu)計算機體系結(jié)構(gòu)分類:(1) Flynn 分類法 按指令流和數(shù)據(jù)流的不同組織方式,把計算機體系結(jié)構(gòu)分為如下四類:單指令流單數(shù)據(jù)流(SISD);單指令流多數(shù)據(jù)流(SIMD);多指令流單數(shù)據(jù)流(MISD);多指令流多數(shù)據(jù)流(MIMD)。SISD:如流水線處理機(IS指令流,DS數(shù)據(jù)流,MM主存,PU處理單元,CU控制單元)SIMD: 并行處理機、陣列處理機、向量處理機、相聯(lián)處理機、超標量處理機、超流水線處理機、...MISD 幾條指令對同一個數(shù)據(jù)進行不同處理,實際上不存在MIMD 多處理機系統(tǒng),包括:緊密偶合:IBM308IBM308UNIVAC1100/80松散偶合:D82Cmmp、CRAY2(2)馮式分類法1972 年馮澤云提出用最大并行度來對計算機體系結(jié)構(gòu)進行分類。所謂最大并行度 Pm 是指計算機系統(tǒng)在單位時間內(nèi)能夠處理的最大的二進制位數(shù)。 系統(tǒng)結(jié)構(gòu)中并行性的發(fā)展(1)并行性 并行性包括兩個側(cè)面:同時性和并發(fā)性。同時性是指兩個或兩個以上的事件在同一時刻發(fā)生。 并發(fā)性是指兩個或兩個以上的事件在同一時間間隔內(nèi)連續(xù)發(fā)生。充分利用并行性實現(xiàn)計算機的并行處理,從而提高計算機的處理速度(2)從計算機信息處理的步驟和階段的角度,并行處理可分為:? 存儲器操作并行;? 處理器操作步驟并行(流水線處理機);? 處理器操作并行(陣列處理機);? 指令、任務(wù)、作業(yè)并行(多處理機、分布處理系統(tǒng)、計算機網(wǎng)絡(luò))。(3)并行性的發(fā)展 從上世紀八十年代開始,在計算機系統(tǒng)結(jié)構(gòu)上有了很大發(fā)展,相繼出現(xiàn)了精減指令集計算機(RISC)、指令級上并行的超標量處理機、超級流水線處理機、超長指令計算機、多微處理機系統(tǒng)、 數(shù)據(jù)流計算機等。九十年代以來,最主要的發(fā)展是大規(guī)模并行處理(MPP),其中多處理機系統(tǒng)和多計算機系統(tǒng) 是研究開發(fā)的熱點。 存儲系統(tǒng)1. 存儲器的層次結(jié)構(gòu)存儲體系結(jié)構(gòu)包括不同層次上的存儲器, 通過適當?shù)挠布?、軟件有機地組合在一起形成計算機 的存儲體系結(jié)構(gòu)。三級存儲結(jié)構(gòu)是高速緩存(Cache)、主存儲器(MM)和輔肋存儲器(外存儲器)。2. 存儲器的分類(1)按存儲器所處的位置,可分為內(nèi)存和外存(2)按構(gòu)成存儲器的材料,可分為磁存儲器、半導(dǎo)體存儲器和光存儲器。(3)按工作方式可分為讀寫存儲器和只讀存儲器。只讀存儲器根據(jù)數(shù)據(jù)的寫入方式,這種存儲器又可細分為 ROM、PROM、EPROM、EEPROM、閃速存儲器等類型。(4) 按訪問方式可分為按地址訪問的存儲器和按內(nèi)容訪問的存儲器。(5) 按尋址方式分類可分為隨機存儲器、順序存儲器和直接存儲器。① 隨機存儲器(Random Access Memory,RAM)這種存儲器可對任何存儲單元存入或讀取數(shù)據(jù),訪問任何一個存儲單元所需的時間是相同的。② 順序存儲器(Sequentially Addressed Memory,SAM)訪問數(shù)據(jù)所需要的時間與數(shù)據(jù)所在的 存儲位置相關(guān),磁帶是典型的順序存儲器。③ 直接存儲器(Direct Addressed Memory,DAM)介于隨機存取和順序存取之間的一種尋址方式。磁盤是一種直接存取存儲器,它對磁道的尋址是隨機的,而在一個磁道內(nèi),則是順序?qū)ぶ贰?. 相聯(lián)存儲器 相聯(lián)存儲器是一種按內(nèi)容訪問的存儲器。其工作原理就是把數(shù)據(jù)或數(shù)據(jù)的某一部分作為關(guān)鍵字,將該關(guān)鍵字與存儲器中的每一單元進行比較,找出存儲器中所有與關(guān)鍵字相同的數(shù)據(jù)字。4. 高速緩存 Cache高速緩存 Cache 是用來存放當前最活躍的程序和數(shù)據(jù),作為主存局部域的副本,其特點是:容 量一般在幾 KB 到幾 MB 之間;速度一般比主存快 5 到 10 倍,由快速半導(dǎo)體存儲器構(gòu)成;其內(nèi)容是主存局部域的副本,對程序員來說是透明的。 高速緩存的組成Cache 由兩部分組成:控制部分和 Cache 存儲器部分。Cache 存儲器部分用來存放主存的部分拷貝(副本)信息??刂撇糠值墓δ苁牵号袛?CPU 要訪 問的信息是否在 Cache 存儲器中,若在即為命中,若不在則沒有命中。命中時直接對 Cache 存儲器 尋址。未命中時,要按照替換原則,決定主存的一塊信息放到 Cache 存儲器的哪一塊里面。(2)高速緩存中的地址映像方法在 CPU 工作時, 送出的是主存的地址, 而應(yīng)從 Cache 存儲器中讀寫信息。這就需要將主存地址 轉(zhuǎn)換成 Cache 存儲器的地址,這種地址的轉(zhuǎn)換叫做地址映像。Cache 的地址映像有三種方法。 Cache 的地址映象方法:主存中任一塊(頁)都可以映射到cache中的任一塊(頁)上。特點:1) 內(nèi)存不用分區(qū)2) Cache塊內(nèi)字節(jié)數(shù)=內(nèi)存塊內(nèi)字節(jié)數(shù)3) Cache標記精確到主存的塊,若主存分2048塊,則需11位標記,(2的11次方) 這種方法可使主存的一個塊直接拷貝到 cache 中的任意一行上,非常靈活。 它的主要缺點是比較器電路難于設(shè)計和實現(xiàn),因此只適合于小容量 cache 采用圖中CACHE8塊(頁),內(nèi)存256塊(頁),每塊512字節(jié)主存: 8位 9位主存塊號
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