【文章內容簡介】 非常的大。由式，取較大的N值，可以做到極高的頻率分辨率，實際中往往取相位累加器的寬度N=32。比如，為了提高頻率分辨率，DDS器件AD9953采用了32bit頻率控制寄存器，因此其N=32，正弦函數(shù)表的寬度為19bit，則ROM表的所需容量為： （2—7）如果N位全部用來尋址ROM，需要極大的存儲量，如此巨大的ROM表容量在實際工作中難以實現(xiàn)。因此，常使用高W位來尋址，舍去低的B=NW位的相位截斷方法。AD9953在查表過程中，通常取相位累加器的高17位作為索引，從而產生了相位截斷誤差，這種相位截斷是DDS雜散的主要來源，即相位截斷誤差。因為DDS的輸出通常都是正弦信號，因此它的相位截斷具有明顯的周期性，尤其是當系統(tǒng)時鐘頻率是輸出正弦波頻率的整數(shù)倍時，這種周期性就更加明顯。這相當于周期性地引入了一個截斷誤差，最終的影響就是輸出信號帶有一定的諧波分量，表現(xiàn)在輸出的頻譜上就是會有雜散信號存在。當尋址ROM的地址線只取相位累加器輸出地址線的高W位，即舍棄了低B=NW位時，應有： （2—8）其中[x]表示對x作不大于x的取整運算。式（2—8）可表示為： （2—9）其中(n)為相位截斷誤差: （2—10）通過對S(n)展開運算可得： （2—11）式（2—11）中的右邊第一項是信號頻譜的成分，而第二項則是雜散頻譜的來源。由相位截位引起的最大雜散為： （2—12）由此可見 ，舍位B每減少一位，能對雜散性能改善約6dB。舍位越少，雜散幅度就越?。簧嵛辉蕉?，雜散幅度就越大[9]。由相位截斷的分析理論可知，在相位截斷情況下，DDS輸出頻譜中含有雜散分量，其根本原因在于相位截斷誤差(n)是一個周期序列。如果能破壞(n)的周期性，使截斷誤差(n)序列變成隨機序列，就能夠將有規(guī)律的雜散分量變成隨機的相位噪聲，從而消除相位截斷引起的雜散。具體方法為：相位累加器的輸出先與一個隨機數(shù)相加，然后用相加之和的高W位作為地址去尋址ROM，經過加擾后的誤差序列將原來有規(guī)律的誤差序列(n)轉換成為近似高斯分布的隨機序列，使原來的有規(guī)律的雜散分量轉換為隨機的相位噪聲。 幅度量化產生的雜散正弦查詢表ROM每個單元字長為DBit位，即正弦信號幅度用DBit的二進制數(shù)來表示。一般來說，DDS數(shù)模轉換器DAC幅度量化位數(shù)與ROM單元字長相同，也為DBit，顯然用DBit來表示幅度值就必然存在幅度量化誤差。幅度量化誤差在大多數(shù)情況下，每個相位對應的幅度值都是一個無限小數(shù)，它并不能在ROM中準確地存儲，通常ROM表的寬度越大，其存儲的數(shù)值就越接近真實值。與相位截斷誤差類似，其結果也相當于周期性地引入了一個量化誤差，并且當DDS的系統(tǒng)時鐘頻率等于正弦波頻率的整數(shù)倍時，周期性更為明顯，因而最終也會帶來一定的諧波。幅度量化誤差，也可以認為是DDS中DAC分辨率不夠引起的誤差[10]。 DAC轉換誤差產生的雜散DDS可在一定頻率范圍的系統(tǒng)時鐘下工作，當DDS系統(tǒng)時鐘頻率選取較高時，DAC轉換誤差對DDS輸出頻譜的影響也變得較大，這時DAC轉換誤差引起的雜散信號電平會高于另外兩種主要雜散來源。DAC對DDS的影響可從兩方面來考慮:一方面是理想DAC特性對DDS的影響，在此過程中理想DAC僅對信號頻譜的幅度和相位有所改變，在輸出上體現(xiàn)為滾降特性，并不引入其它頻率成分。另一方面也是最主要的影響，是由于實際中的DAC器件的非線性特性、瞬間毛刺等非理想轉換特性在輸出頻譜中產生了雜散。這里我們主要對DAC的第二種影響進行分析[11]。DAC的非線性是不可避免。DAC的非線性分為差分非線性(DNLDifferential Nonlinearity)和積分非線性(INLintegral Nonlinearity)。由于DNL和INL的存在。又因為DDS是一個采樣系統(tǒng)，所以這些諧波會以為周期搬移，這些諧波可表示為： （2—13）其中 a 和 b為任意整數(shù)，當諧波f落到Nyquist帶寬[0,/2]內就會形成對系統(tǒng)有害的雜散頻率。(glitch)引起的雜散 DAC的毛刺表示DAC兩個輸出電平之間的暫態(tài)響應的大小，通常以暫態(tài)響應區(qū)域所決定的面積來表征。這種暫態(tài)響應一般與數(shù)據位之間的時滯及器件內部邏輯電路的傳輸延遲不等有關，這樣就會引起DAC的輸出出現(xiàn)短暫的中間態(tài)，DAC一般從1變化到0比從0變化到1要快，如果數(shù)字量從011111...加到100000...，將會出現(xiàn)中間態(tài)000000...，DAC的輸出在時域內出現(xiàn)幅度較大而時間很短的尖峰，也就是毛刺，它在輸出頻譜中以雜散的形式表現(xiàn)出來[12]。 DAC的設計對毛刺的大小有很大影響，設計時應當考慮上升沿、下降沿轉換速率的差別，采用去時滯及使內部傳輸延遲匹配的寄存器，并使器件的主要位分段，這樣可使毛刺引起的雜散達到最小。 其他噪聲源帶來的雜散DDS雜散的來源，主要是前面闡述的三項，它們大多落在離主頻譜很近的地方，所以也是影響最大而又較難去除的雜散。此外，系統(tǒng)參考時鐘泄漏、電源引起的噪聲干擾和外來電磁千擾等均可引起DDS雜散指標的惡化，這些因素并非DDS固有雜散，可在系統(tǒng)中通過電路設計進行優(yōu)化。所以在設計與DDS相關的頻率合成器時，正確看待DDS的各項雜散，充分考慮各個器件對系統(tǒng)雜散的影響，是前期設計需要重點考慮的因素之一。 DDS的優(yōu)點和不足由于DDS采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字結構，所以DDS技術具有傳統(tǒng)信號合成方法所不具備的許多優(yōu)點： 輸出頻率帶寬為50%fc(理論值)?？紤]到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fc。 DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結構使得DDS的頻率轉換時間極短。事實上，在DDS的頻率控制字改變之后，需經過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉換。因此頻率轉換時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉換時間越短。DDS的頻率轉換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短幾個數(shù)量級。 若時鐘fc的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的頻率分辨率在1Hz數(shù)量級，甚至小于1mHz。 改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。 只要在DDS內部加上相應控制如調頻控制FM、調相控制PM和調幅控制AM,即可以方便靈活地實現(xiàn)調頻、調相和調幅功能，產生FSK,PSK,ASK和MSK等信號。另外，只要在DDS的波形存儲器存放小同波形數(shù)據，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。 但是DDS也有其不足，主要是： 由于DDS內部DAC和波形存儲器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、RCL工藝制作的DDS工藝片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達2GHz左右。由于DDS采用全數(shù)字結構，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差(由存儲器有限字長引起)造成的雜散；DAC非理想特性造成的雜散。 本章小結在本章中，詳細闡述了DDS技術的原理和基本結構，并對DDS系統(tǒng)的頻譜進行了分析，最后提出了DDS的優(yōu)缺點。第3章 信號發(fā)生器系統(tǒng)的硬件設計 系統(tǒng)硬件總體設計DDS諧波信號發(fā)生器主要可以分為以下幾個部分：數(shù)字波形合成電路、數(shù)模轉換電路、幅度調節(jié)電路、功率放大電路、時鐘電路、電源電路、鍵盤輸入電路和LED顯示電路。系統(tǒng)硬件結構圖如圖 31 所示。圖31系統(tǒng)硬件總體設計框圖本系統(tǒng)設計主要以Altera公司的FPGA芯片為核心，結合數(shù)模轉換器、幅度調節(jié)電路及功率放大電路，實現(xiàn)DDS的數(shù)據處理，完成諧波信號的輸出，同時加上了一些外圍電路來完成數(shù)據的輸入、信息的顯示等功能。其工作過程是：首先用戶通過鍵盤向FPGA芯片輸入控制字，同時LED顯示輸入的數(shù)據；接著FPGA對接收到的控制字進行DDS數(shù)據處理，并將波形幅值數(shù)據送到D/A轉換器；數(shù)據經過D/A轉換后，再由幅度調節(jié)電路進行信號幅度的放大，最后由功率放大電路實現(xiàn)信號功率的放大。 FPGA芯片現(xiàn)場可編程邏輯器件FPGA(Field Programmable Gates Array)是廣泛使用的超大規(guī)模和超高速的可編程邏輯器件，通過軟件實現(xiàn)硬件的功能，可反復擦除和編程，便于系統(tǒng)的維護和升級。FPGA內部一般包括可編程邏輯模塊CLB、可編程輸入輸出模塊IOB和可編程內部連線，豐富的觸發(fā)器資源有利于設計復雜的時序邏輯。這種可編程的內部結構使得人們在設計數(shù)字系統(tǒng)時?？梢韵劝袴PGA焊接在印刷電路板上，然后再設計調試具體的電路硬件邏輯關系，而不必改變電路板的結構，從很大程度上提高了數(shù)字系統(tǒng)設計的效率，縮短了開發(fā)周期，F(xiàn)PGA的這種功能稱為在系統(tǒng)配置。、器件密度達到了20060個邏輯單元，擁有288K比特容量的片內RAM，并提供了多個用來管理板級時鐘網絡的全功能鎖相環(huán)以及同工業(yè)標準外部存儲器件相連的專用I/O接口。Altrera的Nios嵌入式處理器和豐富的IP庫也可以用于Cyclone器件的開發(fā)，該系列器件在設計之初就充分考慮了成本的節(jié)省，從而對價格敏感的應用提供了全新的可編程解決方案。Altrera公司還提供了新的低成本串行配置器件，用來對Cyclone器件進行配置。Cyclone系列器件的主要特點如下：；(36864字節(jié))的RAM空間；；、VCMOS、STL2和SSTL3 I/O標準；，64/32位PCI標準；(640Mb/s)LVDS I/O接口；(311Mb/s)LVDS I/O接口；；，用于實現(xiàn)時鐘倍頻和相移等功能；；，包括DDR SDRAM(133MHZ)、FCRAM以及單倍數(shù)據速(SDR)SDRAM等；(AMPP)提供的IP功能模塊[13]。表 31列出了Cyclone系列器件的性能特點：表31 Cyclone系列器件特性特性EP1C3EP1C6EP1C12EP1C20邏輯單元291059801206020060M4KRAM塊(128*36位)13205264總RAM位5990492160239616294912鎖相環(huán)(PLL)1222最大用戶I/O引腳104185249301本方案采用Altera公司的Cyclone系列FPGA的EPlCl2Q240C8N，它的系統(tǒng)門密度為300000，邏輯單元數(shù)量為12060，且內置512K的SRAM，4M的SDRAM以及4M的FLASH。外部選用容量為4M的EPCS4作為專用程序配置芯片，全部的邏輯控制與信號處理均由該芯片獨立完成，最高達600MHz的主頻以及專用的電路設計，保證了系統(tǒng)實時性的要求。其電路圖如圖 32 所示。圖 32 EP1C12Q240電路圖 數(shù)模轉換電路在信號發(fā)生器系統(tǒng)中，數(shù)模轉換器是至關重要的環(huán)節(jié)，數(shù)模轉換器的精度將直接影響到系統(tǒng)的實用性。在本系統(tǒng)中，數(shù)模轉換器將FPGA芯片輸出的數(shù)字信號轉換成模擬信號。本系統(tǒng)中選用THS5651A數(shù)模轉換器。THS5651A是一款10位高速D/A轉換芯片，其主要性能如下： DAC產品家族成員；；；；：62dBc；；：2—20Ma；；；；：175mW/5V；：25mw/5V；THS5651A采用28腳SOIC和TSSOP封裝，其引腳分布圖如圖 33 所示。圖 33 THS5651A引腳圖THS5651A各引腳功能定義如表 32 所示。表 32 THS5651A各引腳功能定義引腳I/O功能序號符號20AGNDI模擬接地端返同內部模擬電路24AVDDI模擬電源電壓正極(—)18BIASJO全比例輸出電流偏壓28CLKI外部脈沖輸入端，脈沖上升沿輸入數(shù)據鎖存19COMPlI補償和去耦節(jié)點，23COMP2I內部微型柵極電流節(jié)點，1—10D9—D0I數(shù)據位1—10，D9是最高位(MSB)D0是最低位(LSB)26DGNDI數(shù)字接地返回內部數(shù)字邏輯電路27DVDDI數(shù)字電源電壓正極(—)17EXITOI/O內部參考電壓無效時，EXTLO=AVDD，用作外部參考電壓輸出；EXTLO=AGND時，用作內部參考電壓輸出，用作輸出時，16EXITLOO內部參考電壓接地，連接AVDD，內部參考電壓無效22IOUTlODAC電流輸出，當所有輸入位置1時，為全比例電流21IOUT2O補償DAC電流輸出，當所有輸入位置0時，為全比例電流25MODEI模式選擇端，內部下拉，如果引腳浮空或連接DGND，模式0被選中11—14NCN不連接15SLEEPI硬件異步斷電輸入端，高電平有效，內部下拉，需要5us斷電，3ms上電 幅度調節(jié)電路由于該系統(tǒng)最終輸出信號的幅度范圍很大()，(以輸出電流典型值10mA外接電阻50歐為準)