基于eda技術(shù)的dpsk調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)(編輯修改稿)
2025-08-21 19:00 本頁面
【文章內(nèi)容簡介】 end process。end juexiang。 CPSK調(diào)制VHDL程序文件名：CPSK功能：基于VHDL硬件描述語言，對(duì)基帶信號(hào)進(jìn)行調(diào)制library ieee。use 。use 。use 。entity CPSK isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 開始調(diào)制信號(hào) x :in std_logic。 基帶信號(hào) y :out std_logic)。 已調(diào)制輸出信號(hào)end CPSK。architecture two of CPSK issignal q:std_logic_vector(1 downto 0)。 2位計(jì)數(shù)器signal f1,f2:std_logic。 載波信號(hào)beginprocess(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q=00。 elsif q=01 then f1=39。139。f2=39。039。q=q+1。 elsif q=11 then f1=39。039。f2=39。139。q=00。 else f1=39。039。f2=39。139。q=q+1。 end if。end if。end process。process(clk,x) 此進(jìn)程完成對(duì)基帶信號(hào)x的調(diào)制 beginif clk39。event and clk=39。139。 then if q(0)=39。139。 then if x=39。139。 then y=f1。 基帶信號(hào)x為39。139。時(shí)，輸出信號(hào)y為f1 else y=f2。 基帶信號(hào)x為39。039。時(shí)，輸出信號(hào)y為f2 end if。 end if。end if。end
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