【文章內(nèi)容簡介】 都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器 (SERDES)，可以達到數(shù)十 Gbps 的收發(fā)速度。 賽靈思公司的高端產(chǎn)品不僅集成了 Power PC 系列 CPU，還 內(nèi)嵌了 DSP Core 模塊，其相應的系統(tǒng)級設計工具是 EDK 和 Platform Studio，并依此提出了片上系統(tǒng) (System on Chip) 的概念。通過 PowerPC(TM)、 Miroblaze、 Picoblaze 等平臺，能夠開發(fā)標準的 DSP 處理器及其相關應用，達到 SOC 的開發(fā)目的。此外，新推出賽靈思的 FPGA系列如 Virtex5 LXT 還內(nèi)建了 PCI Express 和三態(tài)以太網(wǎng) MA 硬核 (TEMAC)，與軟核實現(xiàn)方式相比，硬核可以把功耗降低 5 到 10 倍 ,節(jié)約將近 90%的邏輯資源。 Xilinx 三態(tài)以太網(wǎng) MAC 核是一個可參數(shù)化的核，非常適合在網(wǎng)絡設備中使用 , 例如開關和路由器等?？啥?Xilinx 三態(tài)以太網(wǎng) MAC 核是一個可參數(shù)化的核，非常適合在網(wǎng)絡設備中使用 , 例如開關和路由器等?？啥ㄖ频?TEMAC 核使系統(tǒng)設計者能夠?qū)崿F(xiàn)寬范圍的集成式以太網(wǎng)設計，從低成本 10/100 以太網(wǎng)到性能更高的 1GB 端口 。 TEMAC 核設計符合 IEEE 規(guī)范的要求，并且可以在 1000Mbps、 100 Mbps 和 10 Mbps 模式下運行。另外，它還支持半雙工和全雙工操作。 TEMAC 核通過 Xilinx CORE Generator(TM) 工具提供，是 Xilinx 全套以太網(wǎng)解決方案的一部分。 湖南科技大學畢業(yè)設計（論文） FPGA 開發(fā)工具介紹 VHDL 語言簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年 ， 是一種用于電路設計的高級語言。 1987 年底， VHDL 被 IEEE和美國國防部確認為標準硬件描述語言 。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標準的10761993 版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。它的應用主要是應用在數(shù)字電路的設計中。目前，它在中國的應用多數(shù)是用在 FPGA/CPLD/EPLD 的設計中。當然在一些實力較為雄厚的單位，它也被用來設計 ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設計的基本點 。 硬件描述語言 VHDL 是硬件設計者和 EDA 工具之間的界面 , 設計者使用 VHDL 來描述自己的設計方案 (或設計要求、設計意圖 ) , 并把這個描述告訴 EDA 工具 , 最后在 EDA 工具的幫助下進行詳細設計及驗證。 VHDL 能使各種復雜度 (系統(tǒng)級、 PCB 板級、芯片級、門級 ) 的網(wǎng)絡都可以在不同的抽象程度上被描述 , 它支持系統(tǒng)級、寄存器級和門級三個不同層次的設計 ,正逐漸成為電子設計師們設計數(shù)字硬件所必須掌握的工具語言。 VHDL 主要有以下優(yōu)點 :(1)可讀性好 , 既可 以被計算機接受 , 也容易被人們理解。用 VHDL 書寫的源文件 , 既是程序又是文檔 。既是技術人員之間交換信息的文件 , 又可作為合同簽約者之間的文件。 (2) VHDL 本 身的生命期長 , 因為 VHDL 的硬件描述與工藝技術 無關 , 不會因工藝變化而使描述過時。 (3) 支持大規(guī)模設計的分解和已有設計的再利用。一個大規(guī)模設計不可能一個人獨立完成 , 它將由多個人甚至多個項目組共同完成 , VHDL 中實體的概念、程序包的概念、設計 庫的概念為設計的分解和再利用提供了湖南科技大學畢業(yè)設計（論文） 有力的支持。 Max+ plusⅡ 功能簡介 1） 原理圖輸入 （ Graphic Editor） MAX+PLUSII 軟件具有圖形輸入能力 ,用戶可以方便的使用圖形編輯器輸入電路圖 ,圖中的元器件可以調(diào)用元件庫中元器件 ,除調(diào)用庫中的元件以外 ,還可以調(diào)用該軟件中的符號功能形 成的功能塊。 2） 硬件描述語言輸入（ Text Editor） MAX+PLUSII 軟件中有一個集成的文本編輯器 ,該編輯器支持 VHDL,AHDL 和Verilog 硬件描述語言的輸入 ,同時還有一個語言模板使輸入程序語言更加方便 ,該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)。 3） 波形編輯器 (Ｗ aveform Editor) 在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF 文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使 用時只要將欲輸入波形的時間段用鼠標涂黑，然后選擇工具條中的按鈕，例如，如果要某一時間段為高電平，只需選擇按鈕 1。還可以使用輸入的波形 (*.WDF 文件 )經(jīng)過編譯生成邏輯功能塊，相當于已知一個芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個問題，設計出一個輸入和輸出波形相同 CPLD 電路。 4） 管腳（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳 ,通過鼠標的拖拉，方便的定義管腳的功能。 5） 自動錯誤定位 在編譯源文件的過程中，若源文 件有錯誤， Max+PlusⅡ 軟件可以自動指出錯誤類型和錯誤所在的位置。 6） 邏輯綜合與適配 該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配 (Fitter) 模塊 ,可以把最簡單的邏輯表達式自動的吻合在合適的器件中。 7） 設計規(guī)則檢查 選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設計文件，以保證設計的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件 的健康情況。 8） 多器件劃分 (Partitioner) 如果設計不能完全裝入一個器件，編譯器中的多器件劃分模塊，可自動的將一個設計分成幾個部分并分別裝入幾個器件中，并保證器件之間的連線最少。 湖南科技大學畢業(yè)設計（論文） 9） 編程文件的產(chǎn)生 編譯器中的裝配程序 (Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件： EPROM 配置文件（ *.POF）例如 ,MAX7000S 系列 SRAM 文件（ *.SCF）例如 ,FLEX8000 系列的配置芯片 EPROM JEDEC 文件 (*.JED) 十六進制文件 (*.HEX) 文本文件 (*.TTF) 串行 BIT 流文件 (*.SBF) 10） 仿真 當設計文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進行行為仿真了 ,通過仿真可以檢驗設計的邏輯關系是否準確 . 11） 分析時間 (Analyze Timing) 該功能可以分析各個信號到輸出端的時間延遲 ,可以給出延遲矩陣和最高工作頻率。 12） 器件編程 當設計全部完成后 ,就可以將形成的目標文件下載到芯片中 ,實際驗證設計的準確性 . Max+ plusⅡ設計過程 使用 Max+plusⅡ 軟件設計流程由以下幾部分組成。如圖 所示。 1） 設計輸入：可以采用原理圖輸入、 HDL 語言描述、 EDIF 網(wǎng)表輸入及波形輸入等幾種方式。 2） 編譯 ： 先根據(jù)設計要求設定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設定的參數(shù)和策略對設計項目進行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。 3） 仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設計項目的邏輯功能是否正確。 4） 編程與驗證：用經(jīng)過仿真確認后的編程文件通過編程器 （ Programmer） 將設計下載到實際芯片中 ，最后測試芯片在系統(tǒng)中的實際運行性能。 在設計過程中，如果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調(diào)整電路后重設計輸入 編 譯 在系統(tǒng)測試 編 程 修改設計 仿真與定時分析 圖 開發(fā)流程圖 湖南科技大學畢業(yè)設計（論文） 復上述過程。 圖 是 Max+plusⅡ編譯設計主控界面，它顯示了 Max+plusⅡ自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取、編程文件匯編（裝配）以及編程下載 。 二 .設計步驟 1） 輸入項目文件名 (File/Project/Name) 2） 輸入源文件 (圖形、 VHDL、 AHDL、 Verlog 和波形輸入方式 ) (Max+ plusⅡ /graphic Editor； Max+ plusⅡ /Text Editor； Max+ plusⅡ /Waveform Editor) 3） 指定 FPGA 型號 (Assign/Device) 4） 設置管腳、下載方式和邏輯綜合的方式 (Assign/Global Project Device Option, Assign/Global Logic Synthesis) 5） 保存并檢查源文件 (File/project/Save amp。 Check) 6） 指定管腳 (Max+ plusⅡ / Floor plan Editor) 7） 保存和編譯源文件 (File/project/Save amp。 Compile) 8） 生成波形文件 (Max+ plusⅡ /Waveform Editor) 9） 仿真 (Max+ plusⅡ /Simulator) 10） 下載配置 (Max+ plusⅡ /Programmer) FPGA 開發(fā)基本流程 FPGA 是可編程芯片，因此 FPGA 的設計方法包括硬件設計和軟件設計兩部分。硬件包括 FPGA 芯片電路、存儲器、輸入輸出接口電路以及其他設備，軟件即是相應的 HDL程序以及最新才流行的嵌入式 C 程序。 目前微電子技術已經(jīng)發(fā)展到 SOC 階段，即集成系統(tǒng) (Integrated System)階段，相對于集成電路 (IC)的設計思想有著革命性的變化。 SOC是一個復雜的系統(tǒng)，它將一個完整產(chǎn)品的功能集成在一個芯片上，包括核心處理器、存儲單元、硬件加速單元以及眾多的外部設備接口等，具有設計周期長、實現(xiàn)成本高等特點，因此其設計方法必然是自頂向下的從系統(tǒng)級到功能模塊的軟、硬件協(xié)同設計，達到軟、硬件的無縫結合。這么龐大的工作量顯然超出了單個工程師的能力，因此需要按照層次化、結構化的設計方法來實施。首先由總設計師將整個軟件開發(fā)任 務劃分為若干個圖 編譯主控界面 湖南科技大學畢業(yè)設計（論文） 可操作的模塊，并對其接口和資源進行評估，編制出相應的行為或結構模型，再將其分配給下一層的設計師。這就允許多個設計者同時設計一個硬件系統(tǒng)中的不同模塊，并為自己所設計的模塊負責；然后由上層設計師對下層模塊進行功能驗證。自頂向下的設計流程從系統(tǒng)級設計開始，劃分為若干個二級單元，然后再把各個二級單元劃分為下一層次的基本單元，一直下去，直到能夠使用基本模塊或者 IP核直接實現(xiàn)為止，流行的 FPGA開發(fā)工具都提供了層次化管理，可以有效地梳理錯綜復雜的層次，能夠方便地查看某一層次模塊的源代碼以修改錯誤。 在工程 實踐中，還存在軟件編譯時長的問題。由于大型設計包含多個復雜的功能模塊，其時序收斂與仿真驗證復雜度很高，為了滿足時序指標的要求，往往需要反復修改源文件，再對所修改的新版本進行重新編譯，直到滿足要求為止。這里面存在兩個問題：首先，軟件編譯一次需要長達數(shù)小時甚至數(shù)周的時間，這是開發(fā)所不能容忍的；其次，重新編譯和布局布線后結果差異很大，會將已滿足時序的電路破壞。因此必須提出一種有效提高設計性能，繼承已有結果、便于團隊化設計的軟件工具。 FPGA 廠商意識到這類需求