【文章內(nèi)容簡(jiǎn)介】 都集成了專(zhuān)用乘法器；為了適用通信總線(xiàn)與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器 (SERDES)，可以達(dá)到數(shù)十 Gbps 的收發(fā)速度。 賽靈思公司的高端產(chǎn)品不僅集成了 Power PC 系列 CPU，還 內(nèi)嵌了 DSP Core 模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是 EDK 和 Platform Studio，并依此提出了片上系統(tǒng) (System on Chip) 的概念。通過(guò) PowerPC(TM)、 Miroblaze、 Picoblaze 等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的 DSP 處理器及其相關(guān)應(yīng)用，達(dá)到 SOC 的開(kāi)發(fā)目的。此外，新推出賽靈思的 FPGA系列如 Virtex5 LXT 還內(nèi)建了 PCI Express 和三態(tài)以太網(wǎng) MA 硬核 (TEMAC)，與軟核實(shí)現(xiàn)方式相比，硬核可以把功耗降低 5 到 10 倍 ,節(jié)約將近 90%的邏輯資源。 Xilinx 三態(tài)以太網(wǎng) MAC 核是一個(gè)可參數(shù)化的核，非常適合在網(wǎng)絡(luò)設(shè)備中使用 , 例如開(kāi)關(guān)和路由器等。可定 Xilinx 三態(tài)以太網(wǎng) MAC 核是一個(gè)可參數(shù)化的核，非常適合在網(wǎng)絡(luò)設(shè)備中使用 , 例如開(kāi)關(guān)和路由器等?？啥ㄖ频?TEMAC 核使系統(tǒng)設(shè)計(jì)者能夠?qū)崿F(xiàn)寬范圍的集成式以太網(wǎng)設(shè)計(jì)，從低成本 10/100 以太網(wǎng)到性能更高的 1GB 端口 。 TEMAC 核設(shè)計(jì)符合 IEEE 規(guī)范的要求，并且可以在 1000Mbps、 100 Mbps 和 10 Mbps 模式下運(yùn)行。另外，它還支持半雙工和全雙工操作。 TEMAC 核通過(guò) Xilinx CORE Generator(TM) 工具提供，是 Xilinx 全套以太網(wǎng)解決方案的一部分。 湖南科技大學(xué)畢業(yè)設(shè)計(jì)（論文） FPGA 開(kāi)發(fā)工具介紹 VHDL 語(yǔ)言簡(jiǎn)介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年 ， 是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。 1987 年底， VHDL 被 IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱(chēng) 87版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的10761993 版本，（簡(jiǎn)稱(chēng) 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。 硬件描述語(yǔ)言 VHDL 是硬件設(shè)計(jì)者和 EDA 工具之間的界面 , 設(shè)計(jì)者使用 VHDL 來(lái)描述自己的設(shè)計(jì)方案 (或設(shè)計(jì)要求、設(shè)計(jì)意圖 ) , 并把這個(gè)描述告訴 EDA 工具 , 最后在 EDA 工具的幫助下進(jìn)行詳細(xì)設(shè)計(jì)及驗(yàn)證。 VHDL 能使各種復(fù)雜度 (系統(tǒng)級(jí)、 PCB 板級(jí)、芯片級(jí)、門(mén)級(jí) ) 的網(wǎng)絡(luò)都可以在不同的抽象程度上被描述 , 它支持系統(tǒng)級(jí)、寄存器級(jí)和門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì) ,正逐漸成為電子設(shè)計(jì)師們?cè)O(shè)計(jì)數(shù)字硬件所必須掌握的工具語(yǔ)言。 VHDL 主要有以下優(yōu)點(diǎn) :(1)可讀性好 , 既可 以被計(jì)算機(jī)接受 , 也容易被人們理解。用 VHDL 書(shū)寫(xiě)的源文件 , 既是程序又是文檔 。既是技術(shù)人員之間交換信息的文件 , 又可作為合同簽約者之間的文件。 (2) VHDL 本 身的生命期長(zhǎng) , 因?yàn)?VHDL 的硬件描述與工藝技術(shù) 無(wú)關(guān) , 不會(huì)因工藝變化而使描述過(guò)時(shí)。 (3) 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模設(shè)計(jì)不可能一個(gè)人獨(dú)立完成 , 它將由多個(gè)人甚至多個(gè)項(xiàng)目組共同完成 , VHDL 中實(shí)體的概念、程序包的概念、設(shè)計(jì) 庫(kù)的概念為設(shè)計(jì)的分解和再利用提供了湖南科技大學(xué)畢業(yè)設(shè)計(jì)（論文） 有力的支持。 Max+ plusⅡ 功能簡(jiǎn)介 1） 原理圖輸入 （ Graphic Editor） MAX+PLUSII 軟件具有圖形輸入能力 ,用戶(hù)可以方便的使用圖形編輯器輸入電路圖 ,圖中的元器件可以調(diào)用元件庫(kù)中元器件 ,除調(diào)用庫(kù)中的元件以外 ,還可以調(diào)用該軟件中的符號(hào)功能形 成的功能塊。 2） 硬件描述語(yǔ)言輸入（ Text Editor） MAX+PLUSII 軟件中有一個(gè)集成的文本編輯器 ,該編輯器支持 VHDL,AHDL 和Verilog 硬件描述語(yǔ)言的輸入 ,同時(shí)還有一個(gè)語(yǔ)言模板使輸入程序語(yǔ)言更加方便 ,該軟件可以對(duì)這些程序語(yǔ)言進(jìn)行編譯并形成可以下載配置數(shù)據(jù)。 3） 波形編輯器 (Ｗ aveform Editor) 在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF 文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使 用時(shí)只要將欲輸入波形的時(shí)間段用鼠標(biāo)涂黑，然后選擇工具條中的按鈕，例如，如果要某一時(shí)間段為高電平，只需選擇按鈕 1。還可以使用輸入的波形 (*.WDF 文件 )經(jīng)過(guò)編譯生成邏輯功能塊，相當(dāng)于已知一個(gè)芯片的輸入輸出波形，但不知是何種芯片，使用該軟件功能可以解決這個(gè)問(wèn)題，設(shè)計(jì)出一個(gè)輸入和輸出波形相同 CPLD 電路。 4） 管腳（底層）編輯窗口 (Floorplan Editor) 該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳 ,通過(guò)鼠標(biāo)的拖拉，方便的定義管腳的功能。 5） 自動(dòng)錯(cuò)誤定位 在編譯源文件的過(guò)程中，若源文 件有錯(cuò)誤， Max+PlusⅡ 軟件可以自動(dòng)指出錯(cuò)誤類(lèi)型和錯(cuò)誤所在的位置。 6） 邏輯綜合與適配 該軟件在編譯過(guò)程中，通過(guò)邏輯綜合 (Logic Synthesizer)和適配 (Fitter) 模塊 ,可以把最簡(jiǎn)單的邏輯表達(dá)式自動(dòng)的吻合在合適的器件中。 7） 設(shè)計(jì)規(guī)則檢查 選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標(biāo)點(diǎn)擊醫(yī)生，該醫(yī)生可以告訴你程序文件 的健康情況。 8） 多器件劃分 (Partitioner) 如果設(shè)計(jì)不能完全裝入一個(gè)器件，編譯器中的多器件劃分模塊，可自動(dòng)的將一個(gè)設(shè)計(jì)分成幾個(gè)部分并分別裝入幾個(gè)器件中，并保證器件之間的連線(xiàn)最少。 湖南科技大學(xué)畢業(yè)設(shè)計(jì)（論文） 9） 編程文件的產(chǎn)生 編譯器中的裝配程序 (Assembler)將編譯好的程序創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件： EPROM 配置文件（ *.POF）例如 ,MAX7000S 系列 SRAM 文件（ *.SCF）例如 ,FLEX8000 系列的配置芯片 EPROM JEDEC 文件 (*.JED) 十六進(jìn)制文件 (*.HEX) 文本文件 (*.TTF) 串行 BIT 流文件 (*.SBF) 10） 仿真 當(dāng)設(shè)計(jì)文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進(jìn)行行為仿真了 ,通過(guò)仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確 . 11） 分析時(shí)間 (Analyze Timing) 該功能可以分析各個(gè)信號(hào)到輸出端的時(shí)間延遲 ,可以給出延遲矩陣和最高工作頻率。 12） 器件編程 當(dāng)設(shè)計(jì)全部完成后 ,就可以將形成的目標(biāo)文件下載到芯片中 ,實(shí)際驗(yàn)證設(shè)計(jì)的準(zhǔn)確性 . Max+ plusⅡ設(shè)計(jì)過(guò)程 使用 Max+plusⅡ 軟件設(shè)計(jì)流程由以下幾部分組成。如圖 所示。 1） 設(shè)計(jì)輸入：可以采用原理圖輸入、 HDL 語(yǔ)言描述、 EDIF 網(wǎng)表輸入及波形輸入等幾種方式。 2） 編譯 ： 先根據(jù)設(shè)計(jì)要求設(shè)定編譯參數(shù)和編譯策略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。 3） 仿真：仿真包括功能仿真、時(shí)序仿真和定時(shí)分析，可以利用軟件的仿真功能來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。 4） 編程與驗(yàn)證：用經(jīng)過(guò)仿真確認(rèn)后的編程文件通過(guò)編程器 （ Programmer） 將設(shè)計(jì)下載到實(shí)際芯片中 ，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。 在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重設(shè)計(jì)輸入 編 譯 在系統(tǒng)測(cè)試 編 程 修改設(shè)計(jì) 仿真與定時(shí)分析 圖 開(kāi)發(fā)流程圖 湖南科技大學(xué)畢業(yè)設(shè)計(jì)（論文） 復(fù)上述過(guò)程。 圖 是 Max+plusⅡ編譯設(shè)計(jì)主控界面，它顯示了 Max+plusⅡ自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編程文件匯編（裝配）以及編程下載 。 二 .設(shè)計(jì)步驟 1） 輸入項(xiàng)目文件名 (File/Project/Name) 2） 輸入源文件 (圖形、 VHDL、 AHDL、 Verlog 和波形輸入方式 ) (Max+ plusⅡ /graphic Editor； Max+ plusⅡ /Text Editor； Max+ plusⅡ /Waveform Editor) 3） 指定 FPGA 型號(hào) (Assign/Device) 4） 設(shè)置管腳、下載方式和邏輯綜合的方式 (Assign/Global Project Device Option, Assign/Global Logic Synthesis) 5） 保存并檢查源文件 (File/project/Save amp。 Check) 6） 指定管腳 (Max+ plusⅡ / Floor plan Editor) 7） 保存和編譯源文件 (File/project/Save amp。 Compile) 8） 生成波形文件 (Max+ plusⅡ /Waveform Editor) 9） 仿真 (Max+ plusⅡ /Simulator) 10） 下載配置 (Max+ plusⅡ /Programmer) FPGA 開(kāi)發(fā)基本流程 FPGA 是可編程芯片，因此 FPGA 的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括 FPGA 芯片電路、存儲(chǔ)器、輸入輸出接口電路以及其他設(shè)備，軟件即是相應(yīng)的 HDL程序以及最新才流行的嵌入式 C 程序。 目前微電子技術(shù)已經(jīng)發(fā)展到 SOC 階段，即集成系統(tǒng) (Integrated System)階段，相對(duì)于集成電路 (IC)的設(shè)計(jì)思想有著革命性的變化。 SOC是一個(gè)復(fù)雜的系統(tǒng)，它將一個(gè)完整產(chǎn)品的功能集成在一個(gè)芯片上，包括核心處理器、存儲(chǔ)單元、硬件加速單元以及眾多的外部設(shè)備接口等，具有設(shè)計(jì)周期長(zhǎng)、實(shí)現(xiàn)成本高等特點(diǎn)，因此其設(shè)計(jì)方法必然是自頂向下的從系統(tǒng)級(jí)到功能模塊的軟、硬件協(xié)同設(shè)計(jì)，達(dá)到軟、硬件的無(wú)縫結(jié)合。這么龐大的工作量顯然超出了單個(gè)工程師的能力，因此需要按照層次化、結(jié)構(gòu)化的設(shè)計(jì)方法來(lái)實(shí)施。首先由總設(shè)計(jì)師將整個(gè)軟件開(kāi)發(fā)任 務(wù)劃分為若干個(gè)圖 編譯主控界面 湖南科技大學(xué)畢業(yè)設(shè)計(jì)（論文） 可操作的模塊，并對(duì)其接口和資源進(jìn)行評(píng)估，編制出相應(yīng)的行為或結(jié)構(gòu)模型，再將其分配給下一層的設(shè)計(jì)師。這就允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)硬件系統(tǒng)中的不同模塊，并為自己所設(shè)計(jì)的模塊負(fù)責(zé)；然后由上層設(shè)計(jì)師對(duì)下層模塊進(jìn)行功能驗(yàn)證。自頂向下的設(shè)計(jì)流程從系統(tǒng)級(jí)設(shè)計(jì)開(kāi)始，劃分為若干個(gè)二級(jí)單元，然后再把各個(gè)二級(jí)單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直下去，直到能夠使用基本模塊或者 IP核直接實(shí)現(xiàn)為止，流行的 FPGA開(kāi)發(fā)工具都提供了層次化管理，可以有效地梳理錯(cuò)綜復(fù)雜的層次，能夠方便地查看某一層次模塊的源代碼以修改錯(cuò)誤。 在工程 實(shí)踐中，還存在軟件編譯時(shí)長(zhǎng)的問(wèn)題。由于大型設(shè)計(jì)包含多個(gè)復(fù)雜的功能模塊，其時(shí)序收斂與仿真驗(yàn)證復(fù)雜度很高，為了滿(mǎn)足時(shí)序指標(biāo)的要求，往往需要反復(fù)修改源文件，再對(duì)所修改的新版本進(jìn)行重新編譯，直到滿(mǎn)足要求為止。這里面存在兩個(gè)問(wèn)題：首先，軟件編譯一次需要長(zhǎng)達(dá)數(shù)小時(shí)甚至數(shù)周的時(shí)間，這是開(kāi)發(fā)所不能容忍的；其次，重新編譯和布局布線(xiàn)后結(jié)果差異很大，會(huì)將已滿(mǎn)足時(shí)序的電路破壞。因此必須提出一種有效提高設(shè)計(jì)性能，繼承已有結(jié)果、便于團(tuán)隊(duì)化設(shè)計(jì)的軟件工具。 FPGA 廠商意識(shí)到這類(lèi)需求