第3章計算機的基本器件(編輯修改稿)
2025-08-16 10:56 本頁面
【文章內容簡介】 。 組合邏輯電路 加法器 算術邏輯單元 譯碼器 數(shù)據選擇器 加法器 有兩種加法部件：半加器和全加器。 ⒈ 半加器 :不考慮低位進位輸入 ， 兩數(shù)碼 Ai、 Bi相加的電路 ， Ci為向高位的進位 。 它的功能表 、 符號和邏輯圖 如下 。 用一個異或門和一個與門就可以構成一個半加器 。 其邏輯關系是： Si=Ai⊕B i Ci= AiBi 全加器是考慮低位進位輸入 Ci1的加法器 其功能表、符號和邏輯圖如下： ⒉ 全加器 從全加器的邏輯圖中可以看出，一個全加器可由一個或門、兩個異或門和三個與門組成，也可由兩個半加器來形成。其邏輯關系為： SI=AI⊕B I⊕C I1 CI=AIBI+BICI1+AICI1 ⒉ 全加器 4位串行進位加法器的邏輯圖如下 。 n位串行進位加法器的加法時間較長，各位間的進位是串行傳送的，高位全加必須等低位進位來到后才能進行，加法時間與位數(shù)有關。 算術邏輯單元 算術邏輯單元簡稱 ALU， 是一種功能較強的組合邏輯電路 ， 是計算機的運算器中都不可缺少的重要組成部件 。 ALU能進行多種算術運算和邏輯運算 。 ALU的基本邏輯結構是超前進位加法器 ， 它是通過改變超前進位加法器的進位發(fā)生輸出和進位傳送輸出來獲得多種運算能力的 。有關 ALU的功能在第四章中再介紹 。 譯碼器 譯碼器： 是具有多個輸入端和多個輸出端的器件 。 當輸入端加上某一組合信號時 ， 對應這一組合信號的若干個輸出端便有信號輸出 ， 也就是說 ， 譯碼器是把輸入的一種格式的代碼信號譯成另一種格式的信號 ， 以實現(xiàn)代碼所要求的操作的器件 。 根據使用方式的不同 ， 譯碼器又稱編碼器或換碼器 。 譯碼器也是計算機中不可缺少的器件 ， 主要用在控制器里的指令分析 ， 存儲器里的地址選擇上 。 譯碼器 以設計 38譯碼電路為例 。 要求根據輸入的3位二進制數(shù)編碼來選擇 8個輸出端中的哪一個有效 。 設計步驟如下： ⑴ 確定輸入輸出變量 。 設 3個輸入變量為 x2x1x0， 8個輸出變量為 y7y6y5y4y3y2y1y0。 ⑵ 給出真值表 。 真值表如下頁所示 。 ⑶ 根據真值表畫出邏輯電路圖。 38譯碼器邏輯電路圖 ⒉ 典型的譯碼器芯片 74LS138是一種常用的 38譯碼器 。 其引腳圖 (a)和電路圖 (b)如下 。 當 G1端為“ 0” 或 G2端為 “ 1”時，譯碼器此時輸出的組合信號為全 “ 1” 。 數(shù)據選擇器 數(shù)據選擇器 MUX (Multiplexor/Selector)又稱多路開關 ， 是以 “ 與或門 ” 或 “ 與或非門 ” 為主的電路 。 它的作用是在選擇信號的作用下 ， 從多個輸入通道中選擇一個通道的數(shù)據作為輸出 。 數(shù)據選擇器 右 圖是 4選 1MUX的邏輯符號和功能表 。 有 4個數(shù)據輸入端 A、 B、 C、 D， 輸出端為 Z(或 )， S S0為數(shù)據選擇端 。 該電路的邏輯函數(shù)為： 時序邏輯電路 邏輯電路中輸出狀態(tài)不但和當時的輸入狀態(tài)有關 ， 而且還與電路在此以前的輸入狀態(tài)有關 ， 這種邏輯電路稱為時序邏輯電路 。時序邏輯電路中必須要有能存儲信息的記憶元件 —
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