【文章內(nèi)容簡介】 PLD， FPGA。 module dff8(clk , reset, d, q)。 input clk。 input reset。 input d。 output q。 reg q。 always @ (posedge clk or posedge reset) if(reset) q = 0。 else q = d。 endmodule 6請用 HDL描述四位的全加法器、 5分頻電路。（仕蘭微電子） 6用 VERILOG或 VHDL寫一段代碼，實(shí)現(xiàn) 10 進(jìn)制計數(shù)器。（未知） 6用 VERILOG或 VHDL寫一段代碼，實(shí)現(xiàn)消除一個 glitch。（未知） 6一個狀態(tài)機(jī)的題目用 verilog實(shí)現(xiàn)（不過這個狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 的）。（威盛 VIA 上海筆試試題） 6描述一個交通信號燈的設(shè)計。 （仕蘭微電子） 70、畫狀態(tài)機(jī)，接受 1， 2， 5分錢的賣報機(jī)，每份報紙 5分錢。（揚(yáng)智電子筆試） 7設(shè)計一個自動售貨機(jī)系統(tǒng)，賣 soda 水的，只能投進(jìn)三種硬幣，要正確的找回錢 數(shù)。 （ 1）畫出 fsm（有限狀態(tài)機(jī)）；（ 2）用 verilog編程，語法要符合 fpga 設(shè)計 的要求。（未知） 7設(shè)計一個自動飲料售賣機(jī)，飲料 10 分錢，硬幣有 5分和 10 分兩種，并考慮找零：（ 1） 畫出 fsm（有限狀態(tài)機(jī)）；（ 2）用 verilog編程，語法要符合 fpga 設(shè)計的要求；（ 3）設(shè)計 工程中 可使用的工具及設(shè)計大致過程。（未知） 7畫出可以檢測 10010 串的狀態(tài)圖 ,并 verilog實(shí)現(xiàn)之。（威盛） 7用 FSM 實(shí)現(xiàn) 101101 的序列檢測模塊。（南山之橋） a 為輸入端， b為輸出端，如果 a 連續(xù)輸入為 1101 則 b輸出為 1，否則為 0。 例如 a： 0001100110110100100110 b： 0000000000100100000000 請畫出 state machine；請用 RTL描述其 state machine。（未知） 7用 verilog/vddl 檢測 stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦－大唐 筆試） 7用 verilog/vhdl 寫一個 fifo控制器 (包括空，滿，半滿信號 )。（飛利浦－大唐筆試） 7現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能： y=lnx，其中， x 為 4位二進(jìn)制整數(shù)輸入信號。 y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為 3~5v假 設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。（仕蘭微 電子） 7 sram， falsh memory，及 dram的區(qū)別？（新太硬件面試） 7給出單管 DRAM 的原理圖 (西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官 205 頁圖 9 － 14b)，問你有什么辦法提高 refresh time，總共有 5個問題，記不起來了。（降低溫 度，增大電容存儲容量）（ Infineon筆試） 80、 Please draw schematic of a mon SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題 circuit ） 8名詞 :sram,ssram,sdram 名詞 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫 (VCO)。 動態(tài)隨機(jī)存儲器的英文縮寫 (DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如 PCI、 ECC、 DDR、 interrupt、 pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器 ) RAM (動態(tài)隨機(jī)存儲器 )， FIR IIR DFT(離散 傅立葉變換 )或者是中文的，比如： ____________________________________________________________________________ IC 設(shè)計基礎(chǔ)（流程、工藝、版圖、器件） 我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、 CMOS、 MCU、 RISC、 CISC、 DSP、 ASIC、 FPGA 等的概念）。（仕蘭微面試題目） FPGA 和 ASIC的概念，他們的區(qū)別。（未知） 答案： FPGA 是可編程 ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時在線檢驗(yàn)等優(yōu)點(diǎn) 什么叫做 OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 你知道的集成電路設(shè)計的表達(dá)方式有哪幾種？（仕蘭微面試題目） 描述你對集成電路設(shè)計流程的認(rèn)識。（仕蘭微面試題目） 簡述 FPGA 等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目） IC 設(shè)計前端到后端的流程和 eda 工具。（未知） 從 RTL synthesis 到 tape out 之間的設(shè)計 flow,并列出其中各步使用的 tool.（未知） Asic 的 design flow。（威盛 VIA 上海筆試試題） 寫出 asic 前期設(shè)計的流程和相應(yīng)的工具。（威盛） 1集成電路前段設(shè)計流程，寫出相關(guān)的工具。（揚(yáng)智電子筆 試） 先介紹下 IC 開發(fā)流程： 1.）代碼輸入（ design input) 用 vhdl 或者是 verilog語言來完成器件的功能描述，生成 hdl 代碼 語言輸入工具： SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入 : poser(cadence)。 viewlogic (viewdraw) 2.）電路仿真（ circuit simulation) 將 vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述 是否正確 數(shù)字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modlesim 模擬電路仿真工具： ***ANTI HSpice pspice， spectre micro microwave: eesoft : hp 3.）邏輯綜合（