最新光控計(jì)數(shù)器的設(shè)計(jì)仿真與制作(編輯修改稿)
2025-07-27 03:32 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 壓的作用。引腳圖如下 LM311引腳圖引腳功能如下若3腳分別接VA、VB，輸出如下 LM311輸出舉例 觸發(fā)脈沖控制電路觸發(fā)脈沖電路由四個(gè)D觸發(fā)器組成和邏輯門（一個(gè)與非門和兩個(gè)非門）組成。上面的兩個(gè)D觸發(fā)器與下面的兩個(gè)D觸發(fā)器地位分別對(duì)應(yīng)相等。上面部分左邊的D觸發(fā)器為D1，右邊的為D2。開(kāi)始D1的CLK接低電平，非門UU8輸出為高電平，因此U10輸出為高電平，連到置數(shù)端R，因此現(xiàn)在可以觸發(fā)D1，D1的D端接VCC始終為1，當(dāng)閉合S1時(shí)，D1變?yōu)?，即D2的 R端為1，可以置數(shù)，此處的D1的功能相當(dāng)于保存S1的觸發(fā)信號(hào)，當(dāng)S2閉合時(shí)，D2的時(shí)鐘輸入端接收到上升沿觸發(fā)信號(hào)，觸發(fā)有效，Q2變?yōu)楦唠娖?，則up變?yōu)榈碗娖?，此時(shí)，up的低電平通過(guò)與非門和一個(gè)非門，反饋到D1的R端，D1和D2都被清零，恢復(fù)到高電位，此時(shí)up也恢復(fù)高電位，有上升沿產(chǎn)生，計(jì)數(shù)器74ls192加數(shù)計(jì)數(shù)。對(duì)下面兩個(gè)D觸發(fā)器的分析與上面相同。因?yàn)闊o(wú)論是加數(shù)還是減數(shù)計(jì)數(shù)，左邊的D觸發(fā)器都會(huì)被觸發(fā)，要想實(shí)現(xiàn)在計(jì)數(shù)之后恢復(fù)到初始狀態(tài)，則需反饋清零，考慮到加數(shù)減數(shù)計(jì)數(shù)都要清零，故使用與非門連接up和down同時(shí)反饋到左邊兩個(gè)D觸發(fā)器的R端?？梢?jiàn)，加一的過(guò)程是由后按的開(kāi)關(guān)的決定的。后按S2，S2決定了D2即U1的觸發(fā)。將U7連到U7，就可以觸發(fā)UP端。同理，只要，先按S2，后按S1，S1決定了U2的觸發(fā)，U8連到DOWN端，就可以經(jīng)相似的過(guò)程產(chǎn)生DOWN端的觸發(fā)上升沿，實(shí)現(xiàn)減一的過(guò)程。除了可以實(shí)現(xiàn)加一和減一計(jì)數(shù)來(lái)顯示室內(nèi)人數(shù)，設(shè)計(jì)特別之處在于可以排除干擾情況。如果連按兩次某一個(gè)開(kāi)關(guān)，即有人在門口晃悠并沒(méi)有真正進(jìn)入或出去。比如只按S1，雖然使得D2清零端R2為1，可以觸發(fā)，但另一個(gè)開(kāi)關(guān)S2始終不按，就不會(huì)產(chǎn)生CLK2的觸發(fā)脈沖。因此仍然不會(huì)計(jì)數(shù)。這種設(shè)計(jì)，能較準(zhǔn)確的反映室內(nèi)人數(shù)。 74LS7474LS74 為雙上升沿D觸發(fā)器，其邏輯圖如下，即由四個(gè)D觸發(fā)器構(gòu)成 74LS74引腳圖其中各個(gè)引腳功能分別為：1CP、2CP： 時(shí)鐘輸入端，1D、2D： 數(shù)據(jù)輸入端 ，1Q、2Q、/1Q 、/2Q ：輸出端 ，CLRCLR2：直接復(fù)位端（低電平有效），PRPR2：直接置位端（低電平有效）功能表如下 74LS74功能表74LS74芯片即代替了4個(gè)D觸發(fā)器。D觸發(fā)器只有一個(gè)輸入，十分常見(jiàn)。狀態(tài)方程為 Qn+1 ＝Dn ，其輸出狀態(tài)的更新發(fā)生在CP脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時(shí)鐘到來(lái)前D端的狀態(tài)。其中SD 和RD 接至基本RS 觸發(fā)器的輸入端，它們分別是預(yù)置和清零端，低電平有效。D觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號(hào)的寄存，移位寄存，分頻和波形發(fā)生等。有很多種型號(hào)可供各種用途的需要而選用。D觸發(fā)器的邏輯圖如下 D觸發(fā)器邏輯圖D觸發(fā)器功能表如下： D觸發(fā)器功能表 74LS0074LS00芯片為四組 2 輸入端與非門（正邏輯），與非門的功能圖如下，即輸出其中非門是將與非門的兩個(gè)輸入端接到同一輸入，即完成了非。 與非門功能圖74LS74內(nèi)部結(jié)構(gòu)及引腳圖如下 74LS74引腳圖可逆計(jì)數(shù)器電路圖如下 計(jì)數(shù)電路圖電路由兩片74LS192構(gòu)成。其中U5為低位的計(jì)數(shù)，U2為高位計(jì)數(shù)。 進(jìn)位的實(shí)現(xiàn)：U5的12腳TCU連到U2的5腳UP，當(dāng)各位計(jì)到9后時(shí)，產(chǎn)生上升沿到U2的UP實(shí)現(xiàn)進(jìn)位。 借位的實(shí)現(xiàn)：U5的13腳TCD與U2的4腳DW相連，完成借位。 TCU為非同步進(jìn)位輸出端，TCD為非同步借位輸出端。該連法可以達(dá)到多位數(shù)計(jì)數(shù)的效果。 如圖置數(shù)端PL為有效狀態(tài)時(shí)即接低電平，74LS192的D0，D1，D2，D3可以通過(guò)開(kāi)關(guān)的閉合或打開(kāi)，接0或1來(lái)完成置數(shù)，都連到低電平則開(kāi)始時(shí)室內(nèi)人數(shù)為0。Q0，Q1，Q2，Q3為輸出端，U5為兩位十進(jìn)制數(shù)的個(gè)位，U2為十位。 74LS192 74LS192是一種常見(jiàn)的計(jì)數(shù)芯片，為同步十進(jìn)制可逆計(jì)數(shù)器，即同時(shí)可以加計(jì)數(shù)和減計(jì)數(shù)。其中PL為置數(shù)端，低電平有效。CPU為加計(jì)數(shù)端，上升沿有效。CPD為減計(jì)數(shù)端，上升沿有效。TCU為非同步進(jìn)位輸出端，TCD為非同步借位輸出端。P0、PP
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