最新實(shí)驗(yàn)一實(shí)用計(jì)數(shù)器的vhdl設(shè)計(jì)(編輯修改稿)
2025-07-27 04:00 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 VENT AND CLK=39。139。 THEN 測(cè)試時(shí)鐘上升沿 IF EN=39。139。 THEN 計(jì)數(shù)使能高電平，允許計(jì)數(shù) IF(LOAD=39。039。) THEN Q:= DATA。 ELSE 預(yù)置控制低電平，允許加載 IF Q9 THEN Q:=Q+1。計(jì)數(shù)小于9，繼續(xù)累加 ELSE Q:=(OTHERS=39。039。)。否則計(jì)數(shù)清0 END IF。 END IF。 END IF。 END IF。 IF Q=1001 THEN COUT=39。139。當(dāng)計(jì)數(shù)位9時(shí)，進(jìn)位輸出1 ELSE COUT=39。039。 END IF。否則進(jìn)位輸出0 DOUT =Q。計(jì)數(shù)寄存器的值輸出端口 END PROCESS。END BEHAV。該程序的進(jìn)程語(yǔ)句中含有兩個(gè)獨(dú)立的IF語(yǔ)句。第一個(gè)IF語(yǔ)句是非完整性條件語(yǔ)句，因而將產(chǎn)生計(jì)數(shù)器時(shí)序電路；第二個(gè)IF語(yǔ)句產(chǎn)生一個(gè)純組合邏輯的多路選擇器。四． 編譯仿真波形（圖一）（圖二）五． 原理圖示意圖六．原理圖時(shí)序仿真七．分析結(jié)果選用CycloneIII系列高速FPGA出現(xiàn)的時(shí)序仿真圖（如圖一），沒(méi)有出現(xiàn)毛刺現(xiàn)象，而選擇Cyclone系列FPGA就會(huì)出現(xiàn)毛刺現(xiàn)象（如圖二）實(shí)驗(yàn)六 4選1多路選擇器設(shè)計(jì)一． 實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII的VHDL文本設(shè)計(jì)流程,組合電路的設(shè)計(jì)仿真和測(cè)試。二． 實(shí)驗(yàn)原理數(shù)據(jù)選擇器在實(shí)際中得到了廣泛的應(yīng)用，尤其是在通信中為了利用多路信號(hào)中的一路，可以采用數(shù)據(jù)選擇器進(jìn)行選擇再對(duì)該路信號(hào)加以利用。從多路輸入信號(hào)中選擇其中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器?；颍涸诘刂沸盘?hào)控制下，從多路輸入信息中選擇其中的某一路信息作為輸出的電路稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又叫多路選擇器，簡(jiǎn)稱MUX。三．設(shè)計(jì)過(guò)程（1）RTL圖（2）Symbol圖四．仿真波形五．分析結(jié)果當(dāng)s=0時(shí)y=a1；當(dāng)s=1時(shí)y=a1；當(dāng)s=2時(shí)y=a2；當(dāng)s=3時(shí)y=a3；六．程序LIBRARY IEEE。USE 。ENTITY mux21a IS PORT(a,b,c,d :IN STD_LOGIC。 s :IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 y :OUT STD_LOGIC)。END ENTITY mux21a。ARCHITECTURE one OF mux21a ISBEGIN y=a WHEN s=00 ELSE b WHEN S=01 ELSE c WHEN s=10 ELSE d。END ARCHITECTURE one。實(shí)驗(yàn)六 VHDL有限狀態(tài)機(jī)設(shè)計(jì)一．實(shí)驗(yàn)?zāi)康?． 進(jìn)一步熟悉和掌握Quartus軟件的各模塊功能的使用方法。2．加深對(duì)VHDL語(yǔ)言的了解，熟悉VHDL語(yǔ)言的語(yǔ)法特點(diǎn)深刻了解Quartus軟件仿真中出現(xiàn)的各種問(wèn)題并能加以解決。3．學(xué)習(xí)使用和查看狀態(tài)轉(zhuǎn)換圖二．實(shí)驗(yàn)原理本設(shè)計(jì)說(shuō)明部分中使用type語(yǔ)句定義新的數(shù)據(jù)類型。狀態(tài)變量（如現(xiàn)態(tài)和次態(tài)）應(yīng)定義為信號(hào)，便于信息傳遞，并將狀態(tài)變量的數(shù)據(jù)類型定義為含有既定狀態(tài)元素的新定義的數(shù)據(jù)類型。其中新定義的數(shù)據(jù)類型名是FSM_ST，其元素類型分別為s0,s1,s2,s3,s4,使其恰好表述狀態(tài)機(jī)的五個(gè)狀態(tài)。在此設(shè)計(jì)模塊說(shuō)明部分，定義了五個(gè)文字參數(shù)符號(hào)，代表五個(gè)狀態(tài)。對(duì)于此程序，如果異步清零信號(hào)reset有過(guò)一個(gè)復(fù)位脈沖，當(dāng)前狀態(tài)即可被異步設(shè)置為S0；與此同時(shí)，啟動(dòng)組合進(jìn)程，“執(zhí)行”條件分支語(yǔ)句。三．設(shè)計(jì)結(jié)果及分析（1）生成symbol（2）時(shí)序波形圖通過(guò)分析波形，進(jìn)一步了解狀態(tài)機(jī)的工作特性。需要注意，reset信號(hào)是低電平有效的，而clk是上升沿有效的，所以reset有效脈沖后的第一個(gè)時(shí)鐘脈沖是第二個(gè)clk脈沖，第三個(gè)脈沖的上升沿后，即“1000”。（3）狀態(tài)圖四．程序LIBRARY IEEE。USE 。ENTITY FSM_EXP ISPORT (CLK,reset :IN STD_LOGIC。 state_inputs :IN STD_LOGIC_VECTOR(0 TO 1)。 b_outputs :OUT INTEGER RANGE 0 TO 15)。END FSM_EXP。ARCHITECTURE behav OF FSM_EXP ISTYPE FSM_ST IS (s0,s1,s2,s
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