數(shù)電實驗自主設計—哈工大(編輯修改稿)
2025-07-27 01:24 本頁面
【文章內容簡介】 1。 //s輸入為4，數(shù)碼管顯示0 339。b101:dl=839。b01001001。 //s輸入為5，數(shù)碼管顯示5 339。b110:dl=839。b00000011。 //s輸入為6，數(shù)碼管顯示0 339。b111:dl=839。b00000001。 //s輸入為7，數(shù)碼管顯示8 endcase endendmodule管腳約束文件：NET dl[7] LOC = L14。NET dl[6] LOC = H12。NET dl[5] LOC = N14。NET dl[4] LOC = N11。NET dl[3] LOC = P12。NET dl[2] LOC = L13。NET dl[1] LOC = M12。NET dl[0] LOC = N13。NET S[2] LOC = K3。NET S[1] LOC = L3。NET S[0] LOC = P11。仿真波形：圖 3實驗二仿真波形圖（3）實驗三：數(shù)字鐘Verilog程序：//頂層模塊module clock_top(clk,duan,wei )。input clk。output[7:0] duan。output[3:0] wei。wire clk_1Hz,clk_190Hz。wire[15:0] disp。clock_divf U1(.clk_50MHz(clk),.clk_1Hz(clk_1Hz),.clk_190Hz(clk_190Hz))。clock_time U2(.clk_1Hz(clk_1Hz),.time_MS(disp))。IP_smg_dsp U3(.clk_190Hz(clk_190Hz),.dat(disp),.duan(duan),.wei(wei))。endmodule//分頻模塊，得到1Hz，用于秒計數(shù)；得到190Hz,用于控制數(shù)碼管顯示//190Hz：這是4個數(shù)碼管可以同時穩(wěn)定顯示的最低2n分頻頻率module clock_divf(clk_50MHz,clk_1Hz,clk_190Hz)。input clk_50MHz。output clk_190Hz。output reg clk_1Hz。reg[25:0] t。assign clk_190Hz=t[17]。always@(posedge clk_50MHz) if(t==25000000) //實際項目用，1s變化1次// if(t==250000) //測試用，加快100倍分鐘/秒的變化 begin t=0。 clk_1Hz=~clk_1Hz。 end else t=t+1。endmodule
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