【文章內(nèi)容簡(jiǎn)介】 入，查找表一般完成純輸入組合邏輯功能。 FPGA 5 內(nèi)部寄存器結(jié)構(gòu)相當(dāng)靈活，可以配置為帶同步 /異步復(fù)位或置位、時(shí)鐘使能的觸發(fā)器（ FF， Flip Flop），也可以配置成鎖存器（ Latch）。 FPGA 一般依賴(lài)內(nèi)部寄存器完成同步時(shí)序邏輯設(shè)計(jì)。 圖 21 FPGA 的結(jié)構(gòu)原理圖 ]6[ （ 3） 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM（ Block RAM）。 FPGA 內(nèi)部嵌入可編程 RAM模塊，大大拓展了 FPGA的應(yīng)用范圍和使用靈活性。 FPGA內(nèi)嵌的塊 RAM一般可以靈活配置為單端口 RAM（ SPRAM， Single Port RAM）、雙端口 RAM（ DPRAM， Double Port RAM）、偽雙端口 RAM（ Pseudo DPRAM）、 CAM（ Content Addressable Memory）、 FIFO（ First In First Out）等常用存儲(chǔ)結(jié)構(gòu)。 （ 4） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 FPGA 內(nèi)部有著非常豐富的布線資源，這些布線資源根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而被劃分為不同的等級(jí)，在基本邏輯單元內(nèi)部還有各式各樣的布線資源和專(zhuān)用時(shí)鐘、復(fù)位等控制信號(hào)。 （ 5） 底層嵌入功能單元 6 底層嵌入功能單元指那些通用程度較高的嵌入式模塊，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP、 CPU等。目前大多數(shù) FPGA廠商都在 FPGA 內(nèi)部集成了 DLL 或者 PLL 硬件電路，用以完成時(shí)鐘的高精度、地抖動(dòng)的倍頻、分頻、占空比調(diào)整、移相等功能。 （ 6） 內(nèi)嵌專(zhuān)用硬核 這里講的硬核主要指那些通用性相對(duì)較弱，不是所有 FPGA 器件都包含硬核（ Hard Core）。 FPGA 內(nèi)部有兩個(gè)陣營(yíng)：一方面是通用性較強(qiáng)，目標(biāo)市場(chǎng)范圍很廣，價(jià)格適中的 FPGA；另一方面是針對(duì)性較強(qiáng)，目標(biāo)市場(chǎng)明確，價(jià)格較高的FPGA。前者主要指低成本（ Low Cost） FPGA，后者主要指某些高端通信市場(chǎng)的可編程邏輯器件。 ]9[ FPGA 設(shè)計(jì)流程 FPGA 的設(shè)計(jì)流程大致可分為 設(shè)計(jì)輸入、綜合、功能仿真（前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 22 所示。下面分別介紹各個(gè)設(shè)計(jì)步驟。 圖 22 FPGA 設(shè)計(jì)流程圖 必要修改 設(shè)計(jì)輸入 必要修改 功能仿真 設(shè)計(jì)綜合 時(shí)序分析 仿真網(wǎng)表 設(shè)計(jì)實(shí)現(xiàn) 報(bào)告文件 位流文件 配置器件 時(shí)序仿真 7 （ 1） 設(shè)計(jì)輸入 設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言 HDL、狀態(tài)圖與原理圖輸入三種方式。 HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與Verilog HDL 兩種形式 外，尚有各自 FPGA 廠家推出的專(zhuān)用語(yǔ)言，如 Quartus 下的 AHDL。 HDL 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能特定綜合器（如 Synopsys 公司的 FPGA Compiler II 或 FPGA Express）作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)，另外，在Altera 公司 Quartus 軟件環(huán)境下，可以使用 Memory Editor 對(duì)內(nèi)部 memory 進(jìn)行直接編輯置入數(shù)據(jù)。常用方式是以 HDL 語(yǔ)言為 主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。 通常， FPGA 廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處理。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。 （ 2） 設(shè)計(jì)綜合 綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿(mǎn)足上述要求的電路設(shè)計(jì)方案。也就是是說(shuō)，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的 描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿(mǎn)足預(yù)期的功能和約束條件。對(duì)于綜合來(lái)說(shuō)，滿(mǎn)足要求的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。因此，綜合的過(guò)程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過(guò)程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。 （ 3） 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。仿真是指使用設(shè)計(jì)軟件包對(duì)已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能 是 否滿(mǎn)足原設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體 器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱(chēng)為后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 8 （ 4） 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。通常可分為如下五個(gè)步驟。 a） 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。 b） 映射：將網(wǎng)表中邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列內(nèi)的可配置邏輯塊與輸入輸 出塊及其它資源中的過(guò)程。 c） 布局與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA 內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來(lái)完成；布線是指利用自動(dòng)布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。最新的設(shè)計(jì)實(shí)現(xiàn)工具是時(shí)序驅(qū)動(dòng)的，即在器件的布局布線期間對(duì)整個(gè)信號(hào)通道執(zhí)行時(shí)序分析，因此可以使用約束條件操作布線軟件，完成設(shè)計(jì)規(guī)定的性能要求。在布局布線過(guò)程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。 d） 時(shí)序提取：產(chǎn)生一反標(biāo)文件，供給后續(xù)的時(shí)序仿真使用。 e） 配置：產(chǎn)生 FPGA 配置時(shí)的需要的位流文件 。 在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。 （ 5） 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。從某種程序來(lái)講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè)FPGA 設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析 所有關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通中性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶(hù)產(chǎn)生輸入激勵(lì)或測(cè)試矢量。雖然 Xilinx 與 Altera 在 FPGA 開(kāi)發(fā)套件上擁有時(shí)序分析工具，但在擁有第三方專(zhuān)門(mén)時(shí)序分析工具的情況下，僅利用 FPGA 廠家設(shè)計(jì)工具進(jìn)行布 9 局布線，而使用第三方的專(zhuān)門(mén)時(shí)序分析工具進(jìn)行時(shí)序分析，一般 FPGA 廠商在其設(shè)計(jì)環(huán)境下皆有與第三方時(shí)序分析工具的接口。 （ 6） 下載驗(yàn)證 下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置。 FPGA 設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。因 FPGA 具有掉電信息丟失的性質(zhì)，因此可在驗(yàn)證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如 Xilinx 的 XC18V系列， Altera 的 EPC2 系列）。使用電纜下載時(shí)有多種直載方式，如對(duì) Xilinx 公司的 FPGA 下載可以使用 JTAG Programmer、 Hardware Programmer、 PROM Programmer 三種方式，而對(duì) Altera公司的 FPGA可以選擇 JTAG方式或 Passive Serial 方式。因 FPGA大多支持 IEEE的 JTAG 標(biāo)準(zhǔn)，所以使用芯片上的 JTAG 口是常用下載方式。 將位流文件下載到 FPGA 器件內(nèi)部后進(jìn)行實(shí)際器件的物理測(cè)試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。電路驗(yàn)證對(duì) FPGA 投片生產(chǎn)具有較大意義。 VHDL 硬件描述語(yǔ)言簡(jiǎn)述 ]4[ ]7[ VHDL 的英文全 名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱(chēng) 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更 高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱(chēng) 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專(zhuān)家認(rèn)為，在新的世紀(jì)中， VHDL 與 Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具 10 有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ) 言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)為設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)有： （ 1） VHDL 支持從上到下和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、現(xiàn)場(chǎng)可編程門(mén)陣列器件以及其他隨機(jī)電路的設(shè)計(jì)。 （ 2） 與其他的硬件描述 語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 3） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 （ 4） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 5） 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)， 可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 （ 6） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 11 第三章 數(shù)字相位調(diào)制 及 QDPSK 調(diào)制解調(diào)系統(tǒng)設(shè)計(jì)方法 PSK 調(diào)制原理 數(shù)字相移鍵控 (PSK)是利用載波的不同相位或相位變化來(lái)傳遞信息的，可以分為絕對(duì)相移 (CPSK)和相對(duì)相移 (DPSK)兩種。 絕對(duì)調(diào)相 (CPSK)]1[ 所謂絕 對(duì)調(diào)相即 CPSK，是以載波相位的不同絕對(duì)值來(lái)表示不同的數(shù)字符號(hào)。對(duì)二進(jìn)制 CPSK，若用相位π表示“ 0”碼，相位 0 表示“ 1”碼，即規(guī)定數(shù)字基帶為“ 0”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波信號(hào)的相位為π；數(shù)字基帶為“ 1”碼時(shí)，已調(diào)信號(hào)相對(duì)于載波信號(hào)為同相；按此規(guī)定， 2CPSK 信號(hào)的數(shù)學(xué)表達(dá)式為： ???????碼為碼為”0“),c os (”1“),c os ()(002 ?????tAtAtSCCC P SK 式 (31)中， 0? 為載波的初始相位。受控載波在 0、π 兩個(gè)相位上變化如圖 31所示。其中，圖 31（ a）為數(shù)字基帶信號(hào) S(t)（也稱(chēng) 絕對(duì)碼）波形；圖 31（ b）為載波波形，圖 31（ c）為 2CPSK 絕對(duì)調(diào)相波形，圖 31（ d）為雙極性數(shù)字基帶信號(hào)波形。 圖 31 2CPSK 信號(hào)波形圖 ]1[ (31) 12 從圖 31 可見(jiàn)， 2CPSK 信號(hào)可以看成是雙極性數(shù)字基帶信號(hào)乘以載波而產(chǎn)生的，即 )c o s ()()( 02 ?? ?? tAtutS CC