【正文】 對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 3） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 （ 2） 與其他的硬件描述 語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱為設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。電路驗(yàn)證對 FPGA 投片生產(chǎn)具有較大意義。因 FPGA大多支持 IEEE的 JTAG 標(biāo)準(zhǔn)，所以使用芯片上的 JTAG 口是常用下載方式。因 FPGA 具有掉電信息丟失的性質(zhì)，因此可在驗(yàn)證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中（如 Xilinx 的 XC18V系列， Altera 的 EPC2 系列）。 （ 6） 下載驗(yàn)證 下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置。靜態(tài)時(shí)序分析器可以用來檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通中性能，識別可靠的蹤跡，檢測建立和保持時(shí)間的配合，時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測試矢量。 （ 5） 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。因其支持增量設(shè)計(jì)，可以使其重復(fù)多次布線，且每次布線利用上一次布線信息以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。 e） 配置：產(chǎn)生 FPGA 配置時(shí)的需要的位流文件 。在布局布線過程中，可同時(shí)提取時(shí)序信息形成報(bào)靠。 c） 布局與布線：布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA 內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成；布線是指利用自動(dòng)布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。 a） 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換并合并到一個(gè)設(shè)計(jì)庫文件中。 8 （ 4） 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件（如配置文件與相關(guān)報(bào)告）。仿真是指使用設(shè)計(jì)軟件包對已實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況。因此，綜合的過程也就是設(shè)計(jì)目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。也就是是說，被綜合的文件是 HDL 文件（或相應(yīng)文件等），綜合的依據(jù)是邏輯設(shè)計(jì)的 描述和各種約束條件，綜合的結(jié)果則是一個(gè)硬件電路的實(shí)現(xiàn)方案，該方案必須同時(shí)滿足預(yù)期的功能和約束條件。如 Quartus 與 Foundation 都可以把 EDIF 網(wǎng)表作為輸入網(wǎng)表而直接進(jìn)行布局布線，布局布線后，可再將生成的相應(yīng)文件交給第三方進(jìn)行后續(xù)處理。常用方式是以 HDL 語言為 主，原理圖為輔，進(jìn)行混合設(shè)計(jì)以發(fā)揮二者各自特色。 HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好形式，除 IEEE 標(biāo)準(zhǔn)中 VHDL 與Verilog HDL 兩種形式 外，尚有各自 FPGA 廠家推出的專用語言，如 Quartus 下的 AHDL。下面分別介紹各個(gè)設(shè)計(jì)步驟。前者主要指低成本（ Low Cost） FPGA，后者主要指某些高端通信市場的可編程邏輯器件。 （ 6） 內(nèi)嵌專用硬核 這里講的硬核主要指那些通用性相對較弱，不是所有 FPGA 器件都包含硬核（ Hard Core）。 （ 5） 底層嵌入功能單元 6 底層嵌入功能單元指那些通用程度較高的嵌入式模塊，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP、 CPU等。 （ 4） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動(dòng)能力和傳輸速度。 FPGA 內(nèi)部嵌入可編程 RAM模塊，大大拓展了 FPGA的應(yīng)用范圍和使用靈活性。 FPGA 一般依賴內(nèi)部寄存器完成同步時(shí)序邏輯設(shè)計(jì)。FPGA 內(nèi)部查找表一般為 4 輸入，查找表一般完成純輸入組合邏輯功能。 （ 2） 基本可編程邏輯單 元 基本可編程邏輯單元是可編程邏輯的主體，可以根據(jù)設(shè)計(jì)要求改變內(nèi)部配置，完成不同邏輯功能。 （ 1） 可編程輸入 /輸出單元 輸入 /輸出（ Input/Output）單元簡稱 I/O 單元，它們是芯片與外界電路的接口部分，完成不同電氣特性下對輸入 /輸出信號的驅(qū)動(dòng)與匹配需求。 FPGA 的主要器件供應(yīng)商有 Xilinx、Altera、 Lattice、 Actel 和 Atmel 等。 4 第二章 FPGA 技術(shù)及其開發(fā)流程 FPGA 技術(shù)介紹 FPGA（ Field Programmable Gate Array），即現(xiàn)場可編程邏輯陣列，是在 CPLD的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，它一般采用 SRAM 工藝，也有一些專用器件采用 Flash 工藝或反熔絲 (AntiFuse)工藝等。 第五章： 介紹基于 VHDL 語言的 QDPSK 解調(diào)系統(tǒng)的實(shí)現(xiàn)，在 ModelSim中對各功能模塊進(jìn)行功能仿真，并根據(jù)仿真結(jié)果對系統(tǒng)設(shè)計(jì)理論進(jìn)行驗(yàn)證。 第三章：介紹數(shù)字相位調(diào)制相關(guān)理論以及 QDPSK調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)方法。 論文研究內(nèi)容與結(jié)構(gòu) 本文主要研 究的是基于 FPGA 的 QDPSK 調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)，論文的各章節(jié)內(nèi)容如下： 第一章：介紹了本論文的研究背景，數(shù)字調(diào)制解調(diào)技術(shù)概述、發(fā)展和趨勢，以及本論文的主要研究內(nèi)容和結(jié)構(gòu)。而用可編程器件實(shí)現(xiàn)的全數(shù)字調(diào)制解調(diào)器則可以說是一種用戶全定制的調(diào)制解調(diào)方案，所有的參數(shù)都可以按照每個(gè)特定的用戶來修改，做到最優(yōu)化。國內(nèi)的如北京海爾集成電路 設(shè)計(jì)有限公司研制的符合 DVB— S 標(biāo)準(zhǔn)的衛(wèi)星信道解碼器 HQPSKDVB，該芯片包括載波恢復(fù)、符號同步、解調(diào)、前向糾錯(cuò)和碼流解擾等功能。 目前國內(nèi)外己有一些關(guān)于全數(shù)字 QPSK 調(diào)制解調(diào)器方面的研究成果和芯片問世。 線纜調(diào)制解調(diào)器 (Cable Modem)就是基于有線電視網(wǎng)的調(diào)制解調(diào)器，它采用 3 的上行調(diào)制技術(shù)是 QPSK 或是 16QAM，下行采用的是 64QAM 或 256QAM 的調(diào)制方式，這也是一種非對稱的通信模式。它通過現(xiàn)有的普通雙絞線不對稱地傳送數(shù)據(jù)。 數(shù)字調(diào)制解調(diào)技術(shù) 的發(fā)展現(xiàn)狀與趨勢 隨著信息電子技術(shù)和工藝的突飛猛進(jìn)，新的調(diào)制解調(diào)技術(shù)突破傳統(tǒng)的理論和模式，從而在速度上也遠(yuǎn)遠(yuǎn)突破了傳統(tǒng)認(rèn)識。此外，采用多進(jìn)制的數(shù)字相移鍵控稱為 MPSK，采用多進(jìn)制的數(shù)字相對相移鍵控稱為 MDPSK。 PSK 根據(jù)參考相位的不同分為絕對相移方式 (CPSK)和相對相移方式 (DPSK)。此外，采用多進(jìn)制的數(shù)字頻移鍵 控稱為 MFSK。 二進(jìn)制頻移鍵控 (2FSK)可利用一個(gè)矩形脈沖序列對一個(gè)載波進(jìn)行調(diào)頻而獲得，即用載波的頻率來完成數(shù)字信息的傳送。這種方法最初用于電報(bào)系統(tǒng)，但由于它在抗噪聲能力上較差，故在數(shù)字通信中用的不多，但它常常作為研究其他數(shù)字調(diào)制方式的基礎(chǔ)。數(shù)字調(diào)制技術(shù)主要有三種方式 :振幅鍵控 (Amplitude Shift Keying,簡稱 ASK)、頻移鍵控 (Frequency Shift Keying,簡稱FSK)和相移鍵控 (Phase Shift Keying,簡稱 PSK)。那么，已調(diào)信號通過信道傳輸?shù)浇邮斩?，在接收端通過解調(diào)器把頻帶數(shù)字信號還原成基帶數(shù)字信號，這種數(shù)字信號的反變換稱為數(shù)字解調(diào)。對于大多數(shù)的數(shù)字傳輸系統(tǒng)來說，由于數(shù)字基帶信號往往具有豐富的低頻成分，而實(shí) 際的通信信道又具有帶通特性，因此，必須用數(shù)字信號來調(diào)制某一較高頻率的正弦或脈沖載波，使已調(diào)信號能通過帶限信道傳輸。 本論文就采用 FPGA 實(shí)現(xiàn)數(shù)字調(diào)制解調(diào)技術(shù)加以論述。 DSP 是一種“軟”的設(shè)計(jì)方法，它能完成十分復(fù)雜的算法，使用靈活 ，易實(shí)現(xiàn)模塊化，缺點(diǎn)是受處理器速度的限制。目前，數(shù)字化的手段主要有專用集成電路(ASIC)和通用數(shù)字信號處理器 (DSP)。因此，調(diào)制解調(diào)方式的選取，將直接決定著通信系統(tǒng)質(zhì)量的好壞。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)調(diào)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠 的方向發(fā)展。 現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。 關(guān)鍵詞 ： FPGA； QDPSK；調(diào)制解調(diào)； NCO；低通濾波器；同步技術(shù) II Abstract For distance, large munication capability and high transmission quality are required in modern munication system. Modulation and demodulation, which is one of the most key techniques in munication, has always been an important aspect of researching field. QDPSK digital modulating technique has features of highspectrum utilization ratio, better spectrum specification, stronger antiinterference performance, higher transform speed and great efficiency, so it has been applied widely in many munication systems. The modem based on FPGA, which conform to the system requirement of realtime, high speed and plex algorithm realization, is of much practical value. An alldigital modem system of QDPSK based on FPGA has been researched and designed in this dissertation. The modulation and demodulation rationales of BPSK and BDPSK are analyzed at first, and then the method to design QDPSK modem is introduced in the dissertation. After that, the modulator and demodulator are divided into many modules. Every module’s rationale is discussed, every module’s realization is pleted by VHDL hardware language, and every module’s functional simulation and confirmation is succeeded by the third party tool ModelSim. This dissertation emphasizes a discussion about numerical control oscillator NCO, the low pass filter, carrier synchronization and bit synchronization. Lastly, the dissertation ends up with relevant experiment summary and further work. Keywords: FPGA； QDPSK； Modulation and Demodulation； NCO； Low Pass Filter； Synchronization Technique III 目錄 摘要 ................................................................................................................................. I Abstract .................................