【文章內(nèi)容簡介】 即為口PP1P1P13分別控制測頻率、測周期、測脈沖和測占空比。采用查詢方式工作，先讀P1口，若某位為低電平，先延時10ms，然后再讀該位，如果讀得的值仍為低電平，可確認(rèn)此鍵已按下。然后調(diào)用該鍵的處理子程序，各鍵優(yōu)先級別由軟件安排。 顯示電路設(shè)計由于該系統(tǒng)中能操作LED數(shù)碼管顯示的有兩個器件，單片機(jī)和FPGA。用單片機(jī)來控制顯示部分的優(yōu)點是方案成熟，但卻占用了許多單片機(jī)的CPU時間，加重了它的負(fù)荷，減慢了它處理其他重要數(shù)據(jù)的速度，而且還占用了單片機(jī)并不富裕的I/O資源?？扇绻褂肍PGA來實現(xiàn)，能大大減輕MCU的負(fù)擔(dān)，并且FPGA有足夠多的I/O口和硬件單元，正好用來控制顯示。由于FPGA是并行工作的，顯示模塊可以獨立工作，不會被打斷和打斷其他進(jìn)程。顯示器有靜態(tài)顯示和動態(tài)顯示兩種方式。靜態(tài)顯示就是每一位都用各自的位輸出口控制，在顯示某個字符時，相應(yīng)的段恒定發(fā)光或不發(fā)光。顯然，靜態(tài)顯示需占用較多的I/O口線。動態(tài)顯示即將多個7段LED的段選端復(fù)接在一起，只用一個8位輸出口控制段選，段選碼同時加到各個7段LED顯示器上，通過控制各個顯示器公共陰極輪流接地的方法，逐一輪流地啟動各個LED。在這種方法中，只要恰當(dāng)?shù)剡x擇點亮?xí)r間和間隔時間，就會給人一種假象，似乎各位LED是“同時”顯示的，動態(tài)顯示其優(yōu)點是硬件簡單，且占用I/O口較少。本系統(tǒng)可采用動態(tài)顯示方式，： 顯示電路圖第四章 等精度數(shù)字頻率計軟件設(shè)計及仿真本系統(tǒng)中由單片機(jī)作為總控制模塊，對整個系統(tǒng)進(jìn)行控制，并對相關(guān)數(shù)據(jù)進(jìn)行數(shù)值處理。當(dāng)系統(tǒng)上電的時候，單片機(jī)要完成對整個系統(tǒng)的初始化，然后檢測按鍵輸入，又輸入事件就完成相應(yīng)的功能。FPGA測量模塊的工作模式、工作狀態(tài)都是由單片機(jī)控制的，這時單片機(jī)要實現(xiàn)了與FPGA的接口和測量時序，以操作FPGA相應(yīng)的模塊并且進(jìn)行數(shù)據(jù)的傳輸。軟件的總體流程圖如下所示：NNNYYY開始單片機(jī)及10K10初始化按鍵檢測及設(shè)置狀態(tài)標(biāo)志標(biāo)志測頻率？標(biāo)志測脈寬？標(biāo)志測占空？設(shè)置測頻率方式設(shè)置測脈寬方式設(shè)置測占空比方式讀取數(shù)據(jù)讀取數(shù)據(jù)讀取數(shù)據(jù)數(shù)據(jù)計算及轉(zhuǎn)換數(shù)據(jù)計算及轉(zhuǎn)換數(shù)據(jù)計算及轉(zhuǎn)換轉(zhuǎn)換的BCD數(shù)送回10K10的寄存單元主程序流程具體模塊流程圖參見附錄3，此處不再一一介紹。 測頻原理。圖4. 2中“預(yù)之置門控信號”CL可由單片機(jī)發(fā)出，可以證明，CL的時間寬度對測頻精度幾乎沒有影響，在此設(shè)其寬度為。BZH和TF模塊是兩個可控的32位高速計數(shù)器，BENA和ENA分別是他們的計數(shù)允許信號端，高電平有效。 測頻主控結(jié)構(gòu)圖標(biāo)準(zhǔn)頻率信號從BZH的時鐘輸入端BCLK輸入，設(shè)其頻率位；經(jīng)整形后的被測信號從與BZH相似的32位計數(shù)器TF的時鐘輸入端TCLK輸入，設(shè)其真實頻率至值為，被測頻率為。測頻原理說明如下：測頻開始前，首先發(fā)出一個清零信號CLR，使兩個計數(shù)器和D觸發(fā)器置0，同時通過信號ENA，禁止兩個計數(shù)器計數(shù)。這是一個初始化操作。然后由單片機(jī)發(fā)出允許測頻命令，即令預(yù)置門控信號CL為高電平，這時D觸發(fā)器要一直等到被測信號的上升沿通過時Q端才被置1，與此同時，將同時啟動計數(shù)器BHZ和TF，進(jìn)入圖4. 3所示的“計數(shù)允許周期”。在此期間，BHT和TF分別對被測信號和標(biāo)準(zhǔn)頻率信號同時計數(shù)。當(dāng)秒后，預(yù)置門控信號被單片機(jī)置為低電平，但此時兩個計數(shù)器仍沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過D觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。由圖4. 3可見，CL的寬度和發(fā)生的時間都不會影響計數(shù)使能信號（START）允許計數(shù)的周期總是恰好等于待測信號TCLK的完整周期數(shù)這樣一個事實，這正是確保TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且CL寬度的改變以及隨即的出現(xiàn)時間造成的誤差最多只有BCLK信號的一個時鐘周期，如果BCLK由精確穩(wěn)定的晶體振蕩器發(fā)出，則任何時刻的絕對測量誤差只有億分之一秒。 頻率計測控時序圖設(shè)在一次預(yù)置門時間中對被測信號的計數(shù)值為，對標(biāo)準(zhǔn)頻率信號的計數(shù)值為，則下式成立： /＝/ 4－1不難得到測得的頻率為： ＝（/） 4－2最后通過控制SEL選擇信號和64位至8位的多路選擇器MUX64－8，將計數(shù)器BHZ和TF中的兩個32位數(shù)據(jù)分8次讀入單片機(jī)并按式（4－2）進(jìn)行計算和結(jié)果顯示。 FPGA/CPLD開發(fā)的VHDL設(shè)計、以及以上給出的測頻原理說明，可以比較容易地寫出相應(yīng)的VHDL功能描述。程序etester就是此等精度頻率計的VHDL完整描述，：此圖中，我們已經(jīng)將FPGA器件與前面的選擇器連通在一起，構(gòu)成了一個整體邏輯模塊LOGIC1，這樣使得RTL綜合圖顯得更為直觀、易懂。，被測信號頻率和標(biāo)準(zhǔn)頻率信號經(jīng)過計數(shù)器的計數(shù)，并按照公式 /＝/ 得到測得的頻率為： ＝（/） 然后將記得數(shù)值送入單片機(jī)，由單片機(jī)完成計算。 綜合RTL電路圖 ，其與單片機(jī)可以按照如下方式接口：1) 單片機(jī)的P0口接8位數(shù)據(jù)DATA[7..0],負(fù)責(zé)讀取測頻數(shù)據(jù)。2) 單片機(jī)可以通過信號START，了解計數(shù)是否結(jié)束，以確定何時可以讀取數(shù)據(jù)。3) EEND的功能與START基本相同，當(dāng)其由低電平變到高電平時指示脈寬計數(shù)結(jié)束。4) 、[2..0]相接，用于控制多路通道的數(shù)據(jù)選擇。當(dāng)SEL分別位“000”、“001”、“010”、“011”時，由低8位到高8位讀出待測頻率計數(shù)值；當(dāng)SEL分別為“100”、“101”、“110”、“111”時，由低8位到高8位讀出待測頻率計數(shù)值。5) ，高電平有效。每一測頻周期開始時，都應(yīng)該首先清零。6) 。即當(dāng)SPIL為‘1’時，CL作為預(yù)置門控信號，用于測頻計數(shù)的時間控制；當(dāng)SPUL為‘0’時，CL作為測脈寬控制信號。這時，CL若為‘1’，測TCLK的高電平脈寬，而當(dāng)CL為‘0’時，則測TCLK的低電平脈寬。然后分別從DATA數(shù)據(jù)口讀出BZH對標(biāo)準(zhǔn)頻率的計數(shù)，即值只需令TCLK的低電平脈寬。然后分別從DATA數(shù)據(jù)口讀出BZH對標(biāo)準(zhǔn)頻率的計數(shù)，即只需令SEL的取值分別為“000”、“001”、“010”、“011”即可。 各模塊的設(shè)計及仿真分析 觸發(fā)器模塊D觸發(fā)器是最簡單并最具代表性的時序電路，同時也包含了 VHDL中許多最具特色的語言現(xiàn)象。例chufa（）是對D觸發(fā)器元件的描述。由程序知，它多出以下四部分： （1）由LIBRARY引導(dǎo)的庫的說明部分。 （2）使用了另一種數(shù)據(jù)類型STD_LOGIC。 （3）定義了一個內(nèi)部節(jié)點信號SIGNAL. （4）使用了一種新的條件判斷表達(dá)式。： 觸發(fā)器的RTL圖觸發(fā)器仿真觸發(fā)器的原理很簡單，見程序CHUFA（）當(dāng)清零信號CLR1為零時，在時鐘信號TCLK1的上升沿上，輸出端口ENA將顯示CL1的波形，(A)可見，仿真后，ENA的波形是于CL1的波形相同的，之所以不在同一時間段內(nèi)，是因為時序延時的影響，如果將時鐘信號周期加大，延時現(xiàn)象將有明顯改善。（A） 觸發(fā)器仿真圖而當(dāng)清零信號為高電平“1”時，則輸出端將不再顯示波形。（B）（B） 觸發(fā)器仿真圖（當(dāng)CLR1為高電平時） 計數(shù)器模塊參照整體RTL圖可知，此電路的輸入端口只有一個：計數(shù)時鐘信號CLK；數(shù)據(jù)類型是二進(jìn)制邏輯位BIT。輸出端口Q的端口模式定義為BUFFER,其數(shù)據(jù)類型定義為整數(shù)數(shù)據(jù)類型INTEGER。VHDL規(guī)定加、減等算術(shù)操作符＋、－對應(yīng)的操作數(shù)（如式a+b中的a和b）的數(shù)據(jù)類型只能是INTERGER(除非對算術(shù)操作符有一些特殊的說明，如重載函數(shù)的利用)。因此，如果定義Q為INTEGER,表達(dá)式Q=Q+1的運算和數(shù)據(jù)傳輸都能滿足VHDL對加、減等算術(shù)操作的基本要求，即式中的Q和1都是整數(shù)，滿足符號=兩邊都是整數(shù)，加號＋兩邊也都是整數(shù)的條件。： 計數(shù)器RTL圖根據(jù)計數(shù)器程序COUNTER（）可知，清零信號CLR3清零后，對于計數(shù)信號BZQ來說，它的輸出取決于計數(shù)使能信號BENA1和時鐘信號BCLK3，在使能信號為低電平“0”時，BZQ是沒有輸出的，只有在使能信號為高電平“1”時，BZQ才會根據(jù)時鐘信號BCLK3的變化而計數(shù)，在BCLK3的上升沿上，BZQ會計數(shù)，而當(dāng)下一個上升沿到來時，BZQ將會相應(yīng)地計數(shù)加1，從而達(dá)到計數(shù)的目的。同樣道理，計數(shù)信號TSQ的計數(shù)也是取決于使能信號BENA2和時鐘信號TCLK3，計數(shù)過程的原理跟BZQ是完全一樣的，此處不再多講。由圖可以看出，計數(shù)信號確實是在BENA為高電平的時候才有輸出的，其他的的狀態(tài)下，其輸出保持為上次計數(shù)數(shù)值不變。 計數(shù)器模塊仿真圖 選擇器模塊選擇器模塊程序見程序select1()。根據(jù)程序可知，對于不同的數(shù)據(jù)讀出選擇控制信號，將有不同的輸出，即：當(dāng)SEL1=“0”(即“000”)時，輸出值DATA為BZQ1的0～7 位；當(dāng)SEL1=“1” (即“001”)時， 輸出值DATA為BZQ1的8～15 位；當(dāng)SEL1=“2”(即“010”)時，輸出值DATA為BZQ1的16～23位；當(dāng)SEL1=“3”(即“011”)時，輸出值DATA 為BZQ1的24～31位；當(dāng)SEL1= “4”(即“100”)時， 輸出值DATA為TSQ1的0～7 位；當(dāng)SEL1=“5”(即“101”)時，輸出值DATA為TSQ1的8～15 位；當(dāng)SEL1=“6”(即“110”)時，輸出值DATA為 TSQ1的16～23位；當(dāng)SEL1=“7”(即“111”)時，輸出值DATA為 TSQ1的24～31位；，由圖可以看出，輸出信號DATA1確實時按照以上分析分別輸出數(shù)值的，這里我們只是便于分析驗證，設(shè)定的BZQ1和TSQ1的數(shù)據(jù)比較典型，事實上，BZQ1和TSQ1的數(shù)據(jù)時可以設(shè)定為任意的8位數(shù)據(jù)的。 選擇模塊仿真圖 顯示模塊 8位數(shù)碼掃描顯示電路 所示的是8位數(shù)碼掃描顯示電路，其中每個數(shù)碼管的8個段：h、g、f、e、d、c、b、a（h是小數(shù)點）都連在一起，8個數(shù)碼管分別由8個選通信號K1～K8來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)。例如，在某一時刻，K3為高電平，其余選通信號為低電平，這時僅K3對應(yīng)的數(shù)碼管顯示來自段信號端的數(shù)據(jù)，而其他7個數(shù)碼管呈關(guān)閉狀態(tài)。根據(jù)這種電路狀況，如果希望在8個數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個選通信號K1~K8分別被單獨選通，與此同時，在段信號輸入口加上希望在該對應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號的掃變，就能實現(xiàn)掃描顯示的目的。為了防止電流過大而損壞數(shù)碼管，R20~R27的電阻必須加入，起到限流的作用。 顯示模塊RTL圖 整體頂視模塊。此圖主要實現(xiàn)功能為測試頻率，此處不再具體說明。此外，該圖還包含了脈寬和占空比的測試功能。其中測試脈寬的方式為，對被測信號TCLK一個周期內(nèi)的高電平內(nèi)的計數(shù)個數(shù)BZQ乘以標(biāo)準(zhǔn)信號的周期，所得結(jié)果即為被測信號脈寬。對于占空比的測量，可以通過測量正反兩個脈寬的計數(shù)值來獲得。設(shè)BZH對正脈寬的計數(shù)值為，對負(fù)脈寬的計數(shù)值為，則周期計數(shù)值為＋，于是占空比為： 占空比＝ 整體頂視圖 整體仿真圖第五章 總結(jié)本設(shè)計主要利用MCS51系列單片機(jī):通過數(shù)據(jù)采集，處理，轉(zhuǎn)換及顯示等功能，來實現(xiàn)對FPGA器件控制從而對高頻率信號進(jìn)行測量及顯示，用VHDL語言實現(xiàn)等精度頻率計描述并運用MAX+PLUS Ⅱ進(jìn)行了波形仿真。在整個設(shè)計過程中，主要研究了用VHDL語言實現(xiàn)各個模塊功能，達(dá)到對被測信號進(jìn)行測量、計數(shù)并將數(shù)據(jù)返回單片機(jī)完成計算，最后達(dá)到在數(shù)碼管上顯示出來的設(shè)計目的。在EDA技術(shù)不斷發(fā)展和應(yīng)用領(lǐng)域的不斷擴(kuò)大與深入的背景下，EDA技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。而學(xué)習(xí)這樣一門重要的專業(yè)基礎(chǔ)課就顯得尤為重要。正是通過這次設(shè)計，對EDA技術(shù)這門重要的專業(yè)基礎(chǔ)課從不了解到了解，對可編程邏輯器件有了進(jìn)一步的理解和體會，并通過學(xué)習(xí)VHDL這種語言達(dá)到對FPGA器件的控制并能編譯出一些獨立的模塊并將它們有機(jī)聯(lián)系起來。最有感觸的是VHDL作為一種電子設(shè)計主流硬件的描述語言，在整個設(shè)計過程種顯示出來的靈活性、簡易性、可操作性以及實用性是其他語言所難以代替的。 在這次設(shè)計過程中，我要衷心感謝指導(dǎo)教師李東新老師的悉心指導(dǎo),他的敬業(yè)、負(fù)責(zé)、嚴(yán)格要求的態(tài)度讓我發(fā)自內(nèi)心的敬佩，并從其身上的專業(yè)的素養(yǎng),處世的風(fēng)格,和人格魅力等諸多閃光點收獲良多!我還要感謝同組的孫波、張曉峰、薛凱鍵同學(xué)，大家的共同合作讓我更加體會到團(tuán)體合作的力量與快樂。畢業(yè)設(shè)計是對大學(xué)四年知識的歸納和總結(jié)，讓我在設(shè)計過程中不斷學(xué)習(xí)新的知識的同時還復(fù)習(xí)了以前的知識，并能夠認(rèn)識到自己在某些方面的不足，做到有的放矢，相信這些寶貴的財富在今后的工作學(xué)習(xí)當(dāng)中必將使我獲益匪淺！參考文獻(xiàn)[1] 潘松 黃繼業(yè) 《EDA技術(shù)實用教程》，科學(xué)出版社 [2] 趙世強(qiáng)等 《電子電路EDA技術(shù)》， 電子工業(yè)出版社 [3] 佚名 《基于VHDL語言設(shè)計數(shù)字頻率計》， Internet[4] 朱定華 戴汝平 《單片機(jī)微機(jī)原理與應(yīng)用》，清華大學(xué)出版社 [5] 靳達(dá) 《單片機(jī)應(yīng)用系統(tǒng)開發(fā)實例導(dǎo)航》，人民郵電出版社 [6] 鄒逢興 《計算機(jī)硬件技術(shù)及其應(yīng)用基礎(chǔ)》， 國防科技大學(xué)出版社 [7] 李亞伯等 《最新電子電路速查手冊》，電子工業(yè)出版社 2003[8] 全國大學(xué)生電子設(shè)計