【文章內(nèi)容簡介】 果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期 [8]。 QUARTUS II 簡介Quartus II 是 Altera 公司設計的綜合性 PLD 開發(fā)軟件，它支持原理圖、VHDL、VerilogHDL 以及 AHDL 等多種設計輸入形式，內(nèi)嵌有綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 PLD 設計流程 [9]。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地 第 7 頁 實現(xiàn)各種 DSP 應用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺 [10]。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，這樣可以使用戶充分的利用成熟的模塊，從而簡化了設計的復雜性，進而加快了設計的速度。Quartus II 支持的器件類型非常豐富，其圖形界面也易于操作。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer 的設計輔助工具，集成了 SOPC和 HardCopy 的設計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的喜愛和歡迎 [11]。Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件；芯片（電路）平面布局連線編輯；LogicLock 增量設計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設計流程；自動定位編譯錯誤；1高效的期間編程與驗證工具；1可讀入標準的 EDIF 網(wǎng)表文件、VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；1能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。Quartus 平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應商的 第 8 頁 開發(fā)工具相兼容。改進了軟件的 LogicLock 模塊設計功能，增添了 FastFit 編譯選項，推進了網(wǎng)絡編輯性能，而且提升了調(diào)試能力。支持 MAX7000/MAX3000 等乘積項器件[12]。 2 分頻基本原理 等占空比偶數(shù)分頻方法在 設 計 偶 數(shù) 倍 分 頻 器 時 ,常 用 的 方 法 是 ： 通 過 一 個 由 待 分 頻 時 鐘 上 升 沿 所 觸 發(fā)的 計 數(shù) 器 循 環(huán) 計 數(shù) 來 實 現(xiàn) N 倍 (N 為 偶 數(shù) )分 頻 的 實 現(xiàn) 方 法 ： 通 過 由 待 分 頻 的 時 鐘觸 發(fā) 的 模 為 (N/2)1 的 計 數(shù) 器 計 數(shù) ， 當 計 數(shù) 器 從 0 計 數(shù) 到 (N/2)1 時 ， 輸 出 時 鐘 信 號進 行 翻 轉(zhuǎn) ， 同 時 給 計 數(shù) 器 一 個 復 位 信 號 ,使 得 計 數(shù) 器 在 下 一 個 時 鐘 重 新 開 始 計 數(shù) ，采 用 這 種 方 法 不 斷 循 環(huán) ， 就 可 得 到 所 需 的 N 倍 分 頻 器 。 這 種 方 法 可 以 實 現(xiàn) 占 空 比為 50%的 任 意 偶 數(shù) 分 頻 等占空比的奇數(shù)分頻方法占 空 比 為 50%的 N 倍 (N 為 奇 數(shù) )分 頻 的 實 現(xiàn) 方 法 :首 先 通 過 時 鐘 的 上 升 沿 觸 發(fā)進 行 計 數(shù) ， 當 計 數(shù) 到 某 一 個 特 定 值 時 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ， 然 后 經(jīng) 過 (N1)/2 個 輸入 時 鐘 ， 再 次 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ， 從 而 得 到 一 個 占 空 比 非 50%的 N 倍 奇 數(shù) 分頻 時 鐘 。 在 此 同 時 進 行 時 鐘 的 下 降 沿 觸 發(fā) 進 行 計 數(shù) ， 當 計 數(shù) 到 和 上 升 沿 觸 發(fā) 輸 出 時鐘 翻 轉(zhuǎn) 時 所 選 的 特 定 值 相 同 時 ， 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ,同 樣 經(jīng) 過 (N1)/2 個 時 鐘 時 ，再 次 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ， 從 而 得 到 另 一 個 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時 鐘 。然 后 對 兩 個 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時 鐘 進 行 邏 輯 或 運 算 ， 就 能 得 到 一 個 占空 比 為 50%的 N 倍 奇 數(shù) 分 頻 時 鐘 。 如 進 行 三 倍 分 頻 時 鐘 設 計 時 ， 先 通 過 待 分 頻 時 鐘上 升 沿 觸 發(fā) 計 數(shù) 器 進 行 模 三 計 數(shù) ， 當 計 數(shù) 器 計 數(shù) 到 特 定 值 時 進 行 翻 轉(zhuǎn) ， 比 如 可 以在 計 數(shù) 器 計 數(shù) 到 時 ， 輸 出 時 鐘 進 行 翻 轉(zhuǎn) ， 當 計 數(shù) 到 2 時 再 次 進 行 翻 轉(zhuǎn) ,這 樣 實 際 上實 現(xiàn) 一 個 占 空 比 為 1/3 的 三 分 頻 時 鐘 。 然 后 通 過 待 分 頻 時 鐘 下 降 沿 觸 發(fā) 計 數(shù) ,采 用和 上 升 沿 觸 發(fā) 的 計 數(shù) 相 似 的 方 法 ， 可 以 產(chǎn) 生 另 外 一 個 三 分 頻 的 時 鐘 ， 然 后 下 降 沿產(chǎn) 生 的 三 分 頻 時 鐘 和 上 升 沿 產(chǎn) 生 的 時 鐘 進 行 邏 輯 或 運 算 ,就 可 得 到 占 空 比 為 50% 第 9 頁 的 三 分 頻 時 鐘 [6]。 分數(shù)分頻方法數(shù)分頻器的設計思想與小數(shù)分頻器類似。假設進行 .分頻，總分頻次數(shù)由分母jnmm 決定，規(guī)律是進行 n 次 j+1 分頻和 mn 次 j 分頻。兩種分頻交替進行的計算方法也和小數(shù)分頻類似。究竟是進行 j+1 分頻還是 j 分頻就看累加的結(jié)果是大于等于分母還是小于分母。 的分頻計算過程見表 可見要進行 6 次 4 分頻，5 次 3 分頻，滿足上面631的規(guī)律。分數(shù)分頻器，其中 j、m、n 分別取 16，故實現(xiàn)了 分頻，參數(shù)61nn2 用來調(diào)節(jié)占空比。表 分頻序列1分頻次數(shù) 累加器 分頻系數(shù)1 6 32 12 43 8 34 14 45 10 46 16 37 12 48 8 39 14 410 10 311 16 4 小數(shù)分頻方法小數(shù)分頻器是通過可變分頻和多次平均的方法得到的 [45]。假設要進行 m，n 分頻（m、n 都是整數(shù)，且 n＜10） ，因為只有一位小數(shù)，所以總共要進行 10 次分頻，總的 第 10 頁 規(guī)律是進行 n 次 m+1 分頻， 10n 次ｍ分頻。假設要進行 j，m,n 分頻（j、m 、n 都足整數(shù)且 m、n＜10） ，由于小數(shù)是 2 位，所以總共要進行 100 次分頻，分頻的規(guī)律是進行行 mn 次 j+1 分頻，100mn 次 j 分頻。不管是幾位小數(shù)總要進行兩種系數(shù)的分頻，兩種分頻究竟如何交義進行，可以根據(jù)一定的規(guī)律計算出來，下面以 分頻為例進行講解。由上面的分析知道 分頻要進行 6 次 4 分頻，4 次 3 分頻。將小數(shù)部分 6 按倍累加，假設累加的值為 a，如果 a＜10 則進行 3 分頻，a＜10 的話下一次則加上 6，此后，如果 a≥10 則進行 4 分頻， 4 分頻過后再將累加值減去 4 后與 10 比較以決定下一次分頻是 4 分頻還是 3 分頻，計算過程見表 。表 分頻序列分頻次數(shù) 累加器 分頻系數(shù)1 6 32 12 43 8 34 14 45 10 46 6 37 12 48 8 39 14 410 10 4從表 中看出分頻規(guī)律是：首先進行 3 分頻，然后進行 4 分頻，接著 1 次 3 分頻和 2 次 4 分頻，如此循環(huán)下去。 任意倍數(shù)分頻器加入控制模塊就可以將上述 4 種分頻器集成到一起，變成任意數(shù)值分頻器，頂層原理見圖 第 11 頁 圖 任意倍數(shù)分頻器框圖當輸入的二進制數(shù) a=00 時實現(xiàn)偶數(shù)和占空比不等于 50％的奇數(shù)分頻，a=01 時實現(xiàn)占空比為 50％的奇數(shù)分頻，a=10 和 ll 時分別實現(xiàn)小數(shù)和分數(shù)分頻。其中 m、j 分別控制整數(shù)分頻的分頻系數(shù)和占空比。小數(shù)分頻時 m、n 分別調(diào)整整數(shù)部分和小數(shù)部分；分數(shù)分頻時 j 調(diào)整整數(shù)部分，而 m、n 分別控制分母和分子值。nl 和 n2 用于調(diào)節(jié)分數(shù)和小數(shù)分頻的占空比。因為有小數(shù)和分數(shù)分頻，所以預置端口較多，但是可調(diào)性也達到了最大。任意倍數(shù)分頻器clka(1 downto 0)mjnn1n2y 第 12 頁 3 任意倍數(shù)分頻器設計 設計思想本設計的設計思想是：把偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，占空比可調(diào)的分頻，小數(shù)分頻這 5 種比較常見的分頻器集成在一塊芯片之上，并可以通過按鈕來選擇具體由哪一種分頻器進行操作，而撥碼開關(guān)則可以預置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。具體功能如下：p，q，v：功能選擇按鈕。f1，f2，f3，f4 ，f5:表明功能的序號。P=0，q=0 ，v =0 :偶數(shù)分頻，f1=1 ，f2=f3=f4=f5=0；P=0，q=0，v =1 :奇數(shù)分頻，f2=1 ，f1=f3=f4=f5=0；P=0，q=1 ，v =0:半整數(shù)分頻，f3=1 ，f1=f2=f4=f5=0；P=0，q=1 ，v =1:可預置占空比分頻，f4=1 ，f1=f2=f3=f5=0；P=1，q=0 ，v =0:小數(shù)分頻，f5=1 ，f1=f2=f3= f4=0；clk：時鐘信號。Rst:復位信號。a,b,c,d:表明分頻系數(shù)偶數(shù)分頻：2，4，6，8，10，12，14奇數(shù)分頻：1，3，5，7，9，11，13，15半整數(shù)分頻：—占空比分頻：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小數(shù)分頻：—y：輸出信號。y5：段選擇信號。 y6：位選擇信號。y6=fb 選中第三個數(shù)碼管 y6=fd 選中第二個數(shù)碼管 y6=fe 選中第一個數(shù)碼管，數(shù)碼管顯示分頻系數(shù)。 第 13 頁 頂層框圖設計 圖 頂層框圖設計原理圖該頂層框圖主要由六個部分組成：選擇按鈕，撥碼開關(guān)，二極管，分頻器種類選擇，信號輸出。各部分的功能如下：選擇按鈕：設置輸入的方式，選擇需要實現(xiàn)何種分頻。撥碼開關(guān)：提供分頻的系數(shù)。發(fā)光二極管：顯示第幾種分頻被選擇。FPGA：根據(jù)前面的輸入來確定何種分頻器進行工作。數(shù)碼管：顯示分頻系數(shù)。信號輸出：把分頻后的信號進行輸出。 頂層文件設計分頻器的頂層文件是一個原理圖文件，它包含 8 個模塊 8 個模塊 encoder35 模塊，led 模塊，fenpine 模塊， fenpino 模塊，fenpinm 模塊，fenpinh 模塊，fenpinx 模塊，mux51 模塊。模塊的正確性已在上面的介紹中進行驗證了。通過將各個模塊用具有電氣性質(zhì)的導線將各個模塊連接起來，這樣原理圖文件就建好了。保存編譯。在建立一 波形文件，保存并仿真。原理圖見附錄 B 所示，以 8 分頻為例子進行仿真，其仿真結(jié)果如圖 所示：選擇按鈕 撥碼開關(guān) FPGA 輸出信號發(fā)光二級管數(shù)碼管 第 14 頁