數(shù)字脈沖寬度調(diào)制技術(shù)的發(fā)展(編輯修改稿)
2025-07-22 07:21 本頁面
【文章內(nèi)容簡介】 即 DPW 的總分辨率為 8bit。實(shí)驗(yàn)結(jié)果顯示，產(chǎn)生的開關(guān)頻率達(dá)到 1MHz，系統(tǒng)時鐘為 8Mhz。由圖 7 可見，其占空比變化的線性度非常地好。 DPWM 的設(shè)計目標(biāo)在討論了 和 的兩種經(jīng)典 DPWWM 實(shí)現(xiàn)方案后，我們可以總結(jié)出 DPWM 的設(shè)計目標(biāo)： 1. 高分辨率 n。即提高占空比控制序列的位寬 d，以得到更小的脈沖寬度，增加調(diào)整的靈活性。有時也用最小的脈沖寬度反映分辨率；2. 高開關(guān)控制信號頻率fsw。DPWM 控制器為功率變換電路提供開關(guān)控制性信號，fsw的M提高使得電路中的電感電容體積減??；3. 高線性度。線性度反映了 d 的控制精度；4. 低功耗低面積；5. 高穩(wěn)定性。目前，高分辨率高開關(guān)頻率已經(jīng)成為了設(shè)計者們最關(guān)心的參數(shù)。其原因主要有兩點(diǎn)：1. 應(yīng)用場合增多。各類新型半導(dǎo)體功率器件，如 SiC 和 GaaN 材料器件，允許更大的開關(guān)控制信號頻率，并具有改善的動態(tài)特性；如上文提到的數(shù)字控制穩(wěn)壓器，需要更加精確的占空比以避免器件工作的誤差；2. 分辨率對控制器的特性影響很大。學(xué)者們研究發(fā)現(xiàn)，控制器的性能在分辨率不足時，會有一定的惡化，在文獻(xiàn)中被成為 limit cyclle[5][6]和 choke effect[8]。因此，高分辨率高開關(guān)頻率的 DPWM 模塊成為研究的主流。圖 7. 混合型 DPWM 的線性度測試結(jié)果 的新型設(shè)計方案隨著 FPGA 的發(fā)展與普及，更多的基于 FPGA 內(nèi)部模塊的設(shè)計方案被學(xué)者們提出。從下文可以發(fā)現(xiàn)，基于 FPGA 的實(shí)現(xiàn)思路較之傳統(tǒng) DWPM 更為簡潔。， 和 給出了三種典型的 FPGA 方案以說明問題。 基于 DLL 的設(shè)計方案DLL（DelayyLocked Loo ）是 FPGA 中管理時鐘信號的特殊模塊。它的功能是對時鐘信號的頻率進(jìn)行乘法或者除法從而得到一定頻率的時鐘輸出信號。DLL 還可以產(chǎn)生四路不同相移的時鐘信號，分別是相移 0176。、90176。、180176。、270176。利用 DLL 頻率乘法功能，可以將 FPGA 的時鐘信號頻率乘 4，得到 DPWWM 的信號頻率。如圖 9 所示，輸入時鐘頻率為 32MHz，通過 DLL 后成為 128MHz，而 32MHz 還可以為控制器的其他部分作為時鐘基準(zhǔn)。這提高的時鐘的利用率。而 DLL 對該方案的主要貢獻(xiàn)在于它的另一個功能，即相位偏移功能。圖 8. 系統(tǒng)時鐘信號分配圖 9 給出該方案的具體實(shí)現(xiàn)框圖。它由同步模塊和異步模塊兩部分組成。其中，同步模塊與 中描述的計數(shù)器實(shí)現(xiàn)相似，不同點(diǎn)在于：它的比較器閾值由控制序列的高 n2 位設(shè)置，即 d[n1,2]。而 d 的低兩位用于異步模塊中選擇四路相移的時鐘信號，產(chǎn)生四分之一的信號，如圖 10 所示。這樣的好處是增加了 DPWM 的分辨率。其原理是：計數(shù)器產(chǎn)生的輸出信號為整數(shù)個最小分辨率的脈沖寬度信號，再疊加 0~3/4 個這樣的最小分辨率脈沖寬度，即產(chǎn)生 4 倍分辨率的脈沖信號。圖 9. 基于 FPGA DLL 模塊實(shí)現(xiàn)的同步異步混合DPWM結(jié)構(gòu)框圖圖 10. 四分之一信號的波形示意圖圖 11 改進(jìn)后的基于 FPGA DLL 模塊實(shí)現(xiàn)的同步異步混合 DPWM 結(jié)構(gòu)框圖盡管圖 9 方案的分辨率得到提高，但是卻具有一定的缺陷，即異步電路輸出的四分之一信號會產(chǎn)生延遲，導(dǎo)致輸出占空比精確度不足，如圖 10 所示。改善之后的電路如圖 11 所示。該方案利用 FFPGA 內(nèi)部的 DLL 模塊，以同步計數(shù)器和異步電路相混合的創(chuàng)新性結(jié)構(gòu)，實(shí)現(xiàn)了具有高分辨率（低于 2n ）的 DPWWM 電路。 基于 DCM 的設(shè)計方案該方案使用了幾乎所有 FPGA 都擁有的 DCM（Digital Clock Manger）模塊。該方案的特點(diǎn)在于拋棄了異步模塊，而采用全同步的設(shè)計方法。異步電路不受同步時鐘的控制，容易產(chǎn)生信號毛刺，使 PWM 的性能不可靠。因此該方案采用全同步的電路實(shí)現(xiàn)。圖 FPGA DCM 模塊實(shí)現(xiàn)的全同步 DPWM 結(jié)構(gòu)框圖圖 12 給出了系統(tǒng)框圖。該方案的優(yōu)點(diǎn)在于：分辨率可以達(dá)到 625ps；DCM 幾乎集成在 任何 FPGA 內(nèi)部，從而節(jié)省芯片的成本；同時，全同步的電路實(shí)現(xiàn)方法消除了異步電路的毛刺問題。但是，由于單個 FPGA 內(nèi)的 DCM 數(shù)量有限，該方案適合于 WM 輸出端口較少的場合。 基于 IODEELAYE1 的實(shí)現(xiàn)方案IODELAYE1（I/O delay element）模塊集成于 Xilinx 公司的 Virtex6 系列 FPGA 內(nèi)。IODDELAYE1 的功能是對輸入信號產(chǎn)生一定的延遲，其延遲值由參考頻率控制。圖 10 給出實(shí)現(xiàn)框圖。該方案也是全同步的電路設(shè)計，分辨率達(dá)到 78ps，其特點(diǎn)在于：一定要實(shí)現(xiàn)高端的 Virtex6 FPPGA，成本較高；由于 IIODELAYE11 的數(shù)量較多，該方案可以實(shí)現(xiàn)多輸出的PWM 信號輸出。圖 FPG IODELAYE 模塊實(shí)現(xiàn)的全同步 DPWM 結(jié)構(gòu)框圖 基于 FPGA 方案的總結(jié)由 ~ 給出的 FPGA 實(shí)現(xiàn)方案都利用了 FPGA 內(nèi)部的模塊。這些模塊與時鐘信號有關(guān)，可以對輸入時鐘信號進(jìn)行頻率的乘除和相位的偏移。方案 采用了同步異步混合式的結(jié)構(gòu)，容易差生信號的毛刺；而 3..2 和 采用全同步電路，消除了毛刺?；?FPPGA 的方案具有如下優(yōu)點(diǎn)：1. 實(shí)現(xiàn)難度低。基于 FPG 內(nèi)部固有的模塊進(jìn)行編程，無需外加元件；2. 分辨率高。利用 FPGA 可以實(shí)現(xiàn)更復(fù)雜的算法，因此大大提高了 DPWWM 的分辨率。 FPGA 方案的限制和改進(jìn)方法基于 FPGA 方案的最大問題
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