【文章內(nèi)容簡介】 與傳統(tǒng)FSK不同，斜率FSK要求:F1和F2分別存儲低頻率和高頻率，而不能任意。 用戶必須通過編程來設(shè)定DDSd的中間頻率變化的步進量of C48位)和每一步所持續(xù)的時間△T (20位)。另外，如果要想讓頻率輸出從0開始變化必須先給CLR ACC1位送一個正脈沖。對于分段的非線性頻率傳輸，必須對影響輸出的寄存器進行編程設(shè)置。 并行寄存器1AHex~1CHex構(gòu)成一個20位的斜率時鐘寄存器。它是一個減計數(shù)器，當(dāng)計數(shù)值為0時輸出一個脈沖信號。在29腳的輸入電平?jīng)]有變化時計數(shù)器一直有效。這個計數(shù)器在系統(tǒng)時鐘下運行，最大頻率是300MHZ。每兩個脈沖之間的時間周期用下式表示：（N+1）*（System Clock Period）此處N是用戶編程設(shè)置的20位斜率變化率。 N的允許范圍是1到（2^201）。斜率變化時鐘決定頻率F1和F2 之間的實時頻率持續(xù)時間。當(dāng)頻率達到目標(biāo)頻率時計數(shù)器自動停止，而F1和F2兩頻率點的持續(xù)時間由29腳輸入的電平?jīng)Q定，電平的高低決定到達的頻率點的狀態(tài)。圖39 FSK功能模塊圖 并行寄存器10Hex~15Hex構(gòu)成一個48位的雙作用的斜率步進寄存器。當(dāng)接收到斜率變化時鐘時，這個48位控制字被累加。此控制字被用來加或減到控制正弦或余弦輸出的相位步進的頻率控制字寄存器F1或F2。在這種模式下，29腳的電平狀態(tài)決定輸出的頻率是增量或減量斜率。其頻率變化率是20位斜率變化寄存器的功能，一旦目標(biāo)頻率到達，計數(shù)器將停止計數(shù)即頻率累加過程停止。一般來說，頻率步進字與頻率控制字相比是一個比較小的值，舉個例子，如果F1和F2分別是1KHZ和13MHZ，那么步進頻率字只有25HZ。 圖41顯示了，電平過早的變化使頻率的斜率變化翻轉(zhuǎn)，并且以相同的變化率返回原狀態(tài)?？刂萍拇嫫鳎?FHex）中含有一個“三角形”位。在010模式下設(shè)置此位為高電平將會再頻率F1和F2之間進行三角形自動掃頻，而不會受29腳電平變化的影響，如圖40。一旦這個位設(shè)置為1，29腳的狀態(tài)將不會起作用。這一功能需要設(shè)置頻率變化率和頻率步進字來保證F1和F2之間的連續(xù)線性掃頻具有相同的持續(xù)時間。使用此功能，可以對直流到最大輸出頻率之間的自動掃頻。 在斜率FSK模式下29腳的電平和“三角形”位的上升沿決定掃頻是從F1或F2開始（如圖42）。如果29腳電平是高電平而不是低電平，掃頻則從F2開始而不是F1。在F1和F2之間的斜率變化時，通過改變20位頻率變化控制字和頻率步進控制字，可增加斜率FSK模式的靈活性。結(jié)合多個線性斜率變化和各分段的不同斜率設(shè)置，可實現(xiàn)非線性的頻率變化。在不同的設(shè)置下，DDS的輸出頻率在Fl和F2之間以不同的方式變化，實現(xiàn)多種方式掃頻。 脈沖調(diào)頻（模式011）“Chirp”也稱為“脈沖調(diào)頻”( Pulsed FM) 。該模式下,輸出信號的頻率在指定的范圍和精度上發(fā)生線性或非線性的變化,掃描方向可以編程控制。該模式需要用戶通過“HOLD”狀態(tài)(29 管腳高電平) 控制停止頻率點,并控制頻掃停止后的狀態(tài)。Chirp模式是在指定的頻率范圍和頻率精度上，頻率可以是線性或非線性變化輸出，而且掃頻方向可控。在此模式中，大多數(shù)Chirp系統(tǒng)采用FM掃描方式，即FM Chirp模式，分線性和非線性脈沖調(diào)頻兩種方式。先設(shè)置頻率控制字F 1，然后設(shè)置頻率變化的步進量OF和每一步所持續(xù)的時間△T，最后使能更新實現(xiàn)脈沖調(diào)頻。如果OF為正(最高位為0)，頻率從F1向正方向掃描。4F為負(fù)(最高位為1)，則頻率從F1向負(fù)方向掃描。與RampedFSK模式相比，該模式需要用戶自己通過‘`HOLD (P29高電平)控制停止頻率點，同時控制停止后的狀態(tài)。一些復(fù)雜的跳頻功能在這個模式下可以實現(xiàn)。圖44 脈沖FM模塊當(dāng)AD9854工作在Chirp模式下時，基本編程步驟如下：(1)將初始頻率控制字WFc寫入48位FTWI (Frequency Tuning Word 1)中。(2)將頻率步進量寫入48位DFW (Delta Frequency Word)中。(3)將時間步進量寫入20位RRC (Ramp Rate Clock)中。(4)更新脈沖，將數(shù)據(jù)送入DDS核進行合成，輸出信號。在兩個互補DWT中定義FM Chirp跳動的方向是有必要的。若果48位是DWT負(fù)的（MSB是高），則頻率增量將會從FTW1向負(fù)方向改變。若果48位DWT字是正的（MSB是低），則頻率增量將會向正方向改變。值得注意的是FTW1僅僅是FM Chirp的開始點。這里沒有約束返回FTW1的要求，一旦FM Chirp產(chǎn)生，它將會在奈奎斯特帶寬（直流到系統(tǒng)時鐘1/2速率）自由跳動（在編程控制范圍下）。在FM Chirp模式中有兩個控制位可以利用，將會使能夠返回開始頻率FTW1，或返回到0HZ。首先，當(dāng)CLR ACC1位（寄存器地址1F HEX）設(shè)置為高，48位頻率累加（ACC1）的輸出被清除，在一個持續(xù)一個系統(tǒng)時鐘周期的retriggerable短脈沖后。輸入到累加器的48位DWT字不影響CLR ACC1位。若果CLR ACC1位保持為高，單一短脈沖將會被釋放到頻率累加器（ACC1），在每一個I/O更新時鐘的上升沿，其作用是干擾當(dāng)前的調(diào)頻，設(shè)置頻率回到FTW1，以先前編程寫好的速率和變化的方向繼續(xù)該調(diào)頻。在該調(diào)頻模式中，清除頻率累加器的輸出如圖19所示。如圖中所示的I/O更新時鐘，可以是使用者提供的或內(nèi)部產(chǎn)生的。在該數(shù)據(jù)庫中到處可以見到討論I/O更新的描述。另外，CLR ACC2控制位（寄存器地址1F HEX）是用于清除頻率累加器和相位累加器的。當(dāng)該位設(shè)置為高，相位累加器的輸出將會從DDS中輸出0HZ。只要該位設(shè)置為高，頻率和相位累加器將會被清除。從0HZ從新輸出。要從新回到先前的DDS操作，CLR ACC2必需設(shè)置為邏輯低，該位在脈沖產(chǎn)生FM中是非常之有用的。圖20表示作用于CLR ACC2位上的DDS輸出頻率。注意到寄存器被編程，當(dāng)CLR ACC2位是高允許新的FTW1頻率和斜升速率被生成。另一種功能，只用于調(diào)頻模式中，它就是HOLD引腳，引腳29。該功能是停止進入斜升速率計數(shù)器的時鐘信號。因此阻止任何更高時鐘脈沖進入頻率累加器，ACC1。其作用是保持調(diào)頻跳動在目前的頻率上面，在HOLD被拉高之前。當(dāng)HOLD引腳回到底電平，始終重新使用和調(diào)頻繼續(xù)進行。在HOLD條件期間，使用者可以改變寄存器的編程，然而，斜升速率計數(shù)器必需重新操作在原來的速率直到計數(shù)器計數(shù)為0，也包含在以各新的斜升速率技術(shù)產(chǎn)生。圖21表示來HOLD功能在DDS輸出頻率的作用。32位自動I/O更新計數(shù)器可以用于復(fù)雜結(jié)構(gòu)的調(diào)頻