【正文】 電平或低電平。單信號(hào)模式（模式000） 這是用戶復(fù)位之后的一種默認(rèn)模式。AD9854的I和Q通道輸出的信號(hào)總是保持90度的相位差。其它頻率傳輸?shù)脑O(shè)置，用戶可以配置增量控制寄存器，來編程控制掃頻間隔和掃頻速度。 N的允許范圍是1到（2^201）。如果29腳電平是高電平而不是低電平，掃頻則從F2開始而不是F1。(3)將時(shí)間步進(jìn)量寫入20位RRC (Ramp Rate Clock)中。只要該位設(shè)置為高，頻率和相位累加器將會(huì)被清除。在調(diào)頻模式中，中心頻率不是直接具體指定的，若用戶不能控制調(diào)頻，DDS將會(huì)在DC（直流頻率）到奈奎斯特范圍中自己選擇。當(dāng)AD9854工作在BPSK模式下時(shí)，基本編程步驟如下：(1)將初始頻率控制字WFC寫入48位FTWI (Frequency Tuning Word 1)中。內(nèi)部更新時(shí)鐘輸出的脈沖會(huì)在20腳固定的持續(xù)8個(gè)時(shí)鐘周期的高電平時(shí)間。當(dāng)數(shù)字乘法器的輸入值是0時(shí)，輸入信號(hào)與0相乘，產(chǎn)生一個(gè)零幅信號(hào)。此模數(shù)轉(zhuǎn)換的時(shí)鐘是系統(tǒng)時(shí)鐘，每秒最多比較300M次，并且它和I通道具有相同的電流輸出能力。當(dāng)倍頻位設(shè)定為低電平操作時(shí)鐘為200M以下。比較起能從節(jié)電模式到受保護(hù)電壓之間分離。這種輸入輸出口與標(biāo)準(zhǔn)工業(yè)DSPs 和microcontrollers相兼容。能從該文獻(xiàn)更新時(shí)鐘章節(jié)中了解到更多的詳細(xì)信息。AD9854的參考時(shí)鐘功能能允許從外部時(shí)鐘源輸入的直接時(shí)鐘。模數(shù)輸出控制12位的Q通道輸出可重新配置為控制和輔助的模數(shù)輸出。傳輸時(shí)間由兩個(gè)固定成員和一個(gè)變量成員決定。當(dāng)計(jì)數(shù)值為0時(shí)，會(huì)在IO更新腳自動(dòng)產(chǎn)生一個(gè)輸出，更新功能實(shí)現(xiàn)。這是新任在用戶平衡調(diào)頻期間和頻率決議達(dá)到適當(dāng)?shù)念l率范圍。32位自動(dòng)I/O更新計(jì)數(shù)器可以用于復(fù)雜結(jié)構(gòu)的調(diào)頻或斜升FSK序列。如圖中所示的I/O更新時(shí)鐘，可以是使用者提供的或內(nèi)部產(chǎn)生的。與RampedFSK模式相比，該模式需要用戶自己通過‘`HOLD (P29高電平)控制停止頻率點(diǎn)，同時(shí)控制停止后的狀態(tài)。一旦這個(gè)位設(shè)置為1，29腳的狀態(tài)將不會(huì)起作用。它是一個(gè)減計(jì)數(shù)器，當(dāng)計(jì)數(shù)值為0時(shí)輸出一個(gè)脈沖信號(hào)。無斜率FSK ，是傳統(tǒng)FSK，它傳輸?shù)氖菙?shù)字信號(hào)，它在數(shù)字通信中有著重要作用。FTW （頻率調(diào)整字）是一個(gè)定義數(shù)字。文件，《關(guān)于數(shù)字信號(hào)發(fā)生器的技術(shù)指南》。為了更好的抑制相位噪聲，通過在控制寄存器（1EH）設(shè)置旁路倍頻位，屏蔽掉基準(zhǔn)時(shí)鐘乘法器。43VINN電壓反向輸入端。其功能操作模式由可編程控制寄存器選擇。高電平時(shí)復(fù)位有效(18)A1/SDO單向串行數(shù)據(jù)輸出端。直接的300M時(shí)鐘也可以通過單端或差分輸入。應(yīng)用于雷達(dá)和掃頻系統(tǒng)的脈沖調(diào)頻信號(hào)源兩個(gè)14位可編程相位補(bǔ)償寄存器1 MHz) AOUT小型80腳LQFP 封裝應(yīng)用它還有兩個(gè)12位數(shù)字正交可編程幅度調(diào)制器，和通斷整形鍵控功能，并有一個(gè)非常好的可控方波輸出。引腳 17 (A2), 18 (A1), Pin 19 (A0)在選擇串行模式時(shí)還有第二功能，后面有具體描述。復(fù)用功能為CS時(shí)， 片選端與串行可編程總線相結(jié)合，低電平有效。 該引腳在負(fù)載50 ?的情況下驅(qū)動(dòng)功率為10 dBm，其輸出電平與CMOS電平兼容。 181。這款高度集成的器件可以用作本機(jī)震蕩發(fā)生器，靈活的時(shí)鐘發(fā)生器和FSK/BPSK調(diào)制器。表35顯示了從默認(rèn)0HZ到用戶定義輸出頻率的變化。29腳為邏輯低電平時(shí)選擇F1（頻率控制字1，并行地址為04H到09H），29腳為邏輯高電平時(shí)選擇F2（頻率控制字2，并行地址為0AH到0FH）。另外，如果要想讓頻率輸出從0開始變化必須先給CLR ACC1位送一個(gè)正脈沖。 圖41顯示了，電平過早的變化使頻率的斜率變化翻轉(zhuǎn)，并且以相同的變化率返回原狀態(tài)。先設(shè)置頻率控制字F 1，然后設(shè)置頻率變化的步進(jìn)量OF和每一步所持續(xù)的時(shí)間△T，最后使能更新實(shí)現(xiàn)脈沖調(diào)頻。輸入到累加器的48位DWT字不影響CLR ACC1位。當(dāng)HOLD引腳回到底電平，始終重新使用和調(diào)頻繼續(xù)進(jìn)行。這是CLR ACC1 控制位被使用的地方。內(nèi)部更新模式時(shí)鐘自動(dòng)產(chǎn)生，更新脈沖的時(shí)間由用戶來設(shè)置。OSK INT設(shè)置為低電平控制開關(guān)將由原來的數(shù)字乘法器切換到12位可編程幅度寄存器，輸出的幅度在任何模式下都可以動(dòng)態(tài)的變化。但是一般都設(shè)置為10毫安輸出，這樣可以有較好的無雜散動(dòng)態(tài)比。基準(zhǔn)時(shí)鐘乘法器基準(zhǔn)時(shí)鐘乘法器是一個(gè)允許用戶編程的，內(nèi)置基于鎖相環(huán)（PLL）的可編程參考時(shí)鐘倍乘器，倍乘范圍為4倍到20倍。AD9854的系統(tǒng)時(shí)鐘可以是參考時(shí)鐘倍頻器的輸出（如果被允許的前提下），也可以是參考時(shí)鐘輸入，REFCLK可以是singleended或differented輸入，由引腳64 DIFF CLK ENABLE的設(shè)置確定。若系統(tǒng)操作在串行模式，必須連接S/P選擇引腳到GND。對(duì)寄存的回讀操作主要用來優(yōu)化對(duì)AD9854的設(shè)計(jì) (讀寄存器不能保證100 MHz的操作速度，這一點(diǎn)他們?yōu)橹皇擒浖{(diào)試準(zhǔn)備的)。很多應(yīng)用要求很小的編程規(guī)模去裝配AD9854，就可以使用了，實(shí)現(xiàn)功能了。網(wǎng)絡(luò)的另一端應(yīng)該盡可能近地連接到引腳60，AVDD。由逆sinc 函數(shù)濾波器輸出的信號(hào)將會(huì)乘上1 個(gè)衰減因子,然后再送入到D/ A 的轉(zhuǎn)換器。如果減計(jì)數(shù)值小于3，則斜率計(jì)數(shù)器無效，因此數(shù)字乘法器輸出一個(gè)固定幅度的信號(hào)。通斷整形鍵控這一特征允許用戶對(duì)I和Q通道輸出的信號(hào)進(jìn)行時(shí)間——幅度設(shè)置。(4)更新脈沖，將數(shù)據(jù)送入DDS核進(jìn)行合成，輸出信號(hào)?！咽褂肏OLD引腳功能停止調(diào)頻的跳動(dòng)，用數(shù)字相乘器和Shaped Keying引腳，引腳30，或經(jīng)過可編程寄存器控制（地址2124 HEX）。圖20表示作用于CLR ACC2位上的DDS輸出頻率。若果48位是DWT負(fù)的（MSB是高），則頻率增量將會(huì)從FTW1向負(fù)方向改變。在不同的設(shè)置下，DDS的輸出頻率在Fl和F2之間以不同的方式變化，實(shí)現(xiàn)多種方式掃頻。圖39 FSK功能模塊圖 并行寄存器10Hex~15Hex構(gòu)成一個(gè)48位的雙作用的斜率步進(jìn)寄存器。 需要注意，在斜率FSK模式下，頻率步進(jìn)字是要求編程設(shè)置的，它被用作雙作用的補(bǔ)足值。單信號(hào)模式允許用戶控制以下信號(hào)參數(shù)：保留寄存器的默認(rèn)值更能決定輸出信號(hào)的質(zhì)量。在差分時(shí)鐘模式下，輸入可以是CMOS邏輯電平也可以是峰峰值大于400mV。55DACBPI和Q DAC的公共旁路電容。低電平時(shí)，在預(yù)先設(shè)定的頻率下I和Q通道輸出從滿幅下降到0標(biāo)度的信號(hào)。如果作為輸出端(默認(rèn)), 輸出一八個(gè)系統(tǒng)時(shí)鐘周期的單脈沖 (由低到高) 表示內(nèi)部頻率更