【正文】 ，或經(jīng)過可編程寄存器控制（地址2124 HEX）。在該情況下，僅僅要求使用者編寫想要的僅存器早于更新時鐘被產(chǎn)生。圖21表示來HOLD功能在DDS輸出頻率的作用。因此阻止任何更高時鐘脈沖進(jìn)入頻率累加器，ACC1。圖20表示作用于CLR ACC2位上的DDS輸出頻率。當(dāng)該位設(shè)置為高，相位累加器的輸出將會從DDS中輸出0HZ。在該調(diào)頻模式中，清除頻率累加器的輸出如圖19所示。在FM Chirp模式中有兩個控制位可以利用，將會使能夠返回開始頻率FTW1，或返回到0HZ。若果48位是DWT負(fù)的（MSB是高），則頻率增量將會從FTW1向負(fù)方向改變。(2)將頻率步進(jìn)量寫入48位DFW (Delta Frequency Word)中。4F為負(fù)(最高位為1)，則頻率從F1向負(fù)方向掃描。Chirp模式是在指定的頻率范圍和頻率精度上，頻率可以是線性或非線性變化輸出，而且掃頻方向可控。在不同的設(shè)置下，DDS的輸出頻率在Fl和F2之間以不同的方式變化，實現(xiàn)多種方式掃頻。 在斜率FSK模式下29腳的電平和“三角形”位的上升沿決定掃頻是從F1或F2開始（如圖42）。在010模式下設(shè)置此位為高電平將會再頻率F1和F2之間進(jìn)行三角形自動掃頻，而不會受29腳電平變化的影響，如圖40。其頻率變化率是20位斜率變化寄存器的功能，一旦目標(biāo)頻率到達(dá)，計數(shù)器將停止計數(shù)即頻率累加過程停止。圖39 FSK功能模塊圖 并行寄存器10Hex~15Hex構(gòu)成一個48位的雙作用的斜率步進(jìn)寄存器。每兩個脈沖之間的時間周期用下式表示：（N+1）*（System Clock Period）此處N是用戶編程設(shè)置的20位斜率變化率。 并行寄存器1AHex~1CHex構(gòu)成一個20位的斜率時鐘寄存器。與傳統(tǒng)FSK不同，斜率FSK要求:F1和F2分別存儲低頻率和高頻率，而不能任意。 需要注意，在斜率FSK模式下，頻率步進(jìn)字是要求編程設(shè)置的，它被用作雙作用的補(bǔ)足值。線性掃頻和斜率形成可以很容易的自動完成，不過這都是許多設(shè)置中的一項。但是，F(xiàn)SK數(shù)據(jù)信號和DAC輸出存在線性時延。聯(lián)合這些屬性在單信號模式下可以實現(xiàn)FM，AM，PM，F(xiàn)SK，PSK和ASK操作。單信號模式允許用戶控制以下信號參數(shù)：改變頻率時相位是連續(xù)的，這意味著新的頻率的相位取樣值參考之前輸出頻率的相位取樣值。Frequency 以HZ表示。選擇幅度開關(guān)鍵控模式則需要更多細(xì)節(jié)的輸出幅度控制。保留寄存器的默認(rèn)值更能決定輸出信號的質(zhì)量。具體描述在下表：表2. 模式選擇表模式 2模式1模式 0結(jié)果000Single Tone001FSK010Ramped FSK011Chirp100BPSK在每種模式下都有許多功能不被允許。指南包括利用DDS器件產(chǎn)生信號的技術(shù)描述并提供了適合多種數(shù)字化實體的基本應(yīng)用。操作說明AD9854正交數(shù)字信號發(fā)生器是一款有著廣泛應(yīng)用的非常靈活的器件。在差分時鐘模式下，輸入可以是CMOS邏輯電平也可以是峰峰值大于400mV。68REFCLKA差分時鐘補(bǔ)償信號 (180度相位)。網(wǎng)絡(luò)的另一端必須連接模擬電源，并盡可能靠近第60腳。通常建立電阻在8K（5mA）到2K（20mA）。55DACBPI和Q DAC的公共旁路電容。(參考圖3.)49_____ IOUT1補(bǔ)充I通道單極性電流輸出或余弦輸出。 內(nèi)部高速比較器的同相輸入端。 與數(shù)字地具有相同的電位。低電平時，在預(yù)先設(shè)定的頻率下I和Q通道輸出從滿幅下降到0標(biāo)度的信號。在CHIRP模式時，高電平使能HOLD功能， 保持當(dāng)前頻率和停止后的狀態(tài)。 29FSK/BPSK/HOLD多功能復(fù)用引腳。模式選擇在第70腳 (S/P 選擇)。如果作為輸出端(默認(rèn)), 輸出一八個系統(tǒng)時鐘周期的單脈沖 (由低到高) 表示內(nèi)部頻率更新已經(jīng)發(fā)生。應(yīng)用于2線串行通信模式中。 在這種方式下復(fù)位及不影響以前的編程設(shè)置也不影響表7中的默認(rèn)編程設(shè)置。14 to 19A5 toA0可編程寄存器的六位地址輸入。9, 10, 23, 24, 25, 73, 74, 79, 80DVDD連接數(shù)字電路電源輸入。AD9854的引腳與AD9852的單頻信號發(fā)生器模式相兼容。AD9854的300M系統(tǒng)時鐘可以通過4X和20X可編程控制電路由較低的外部基準(zhǔn)時鐘得到。如果不使用Q通道的正交功能，它還可以通過配置，由用戶編程控制D/A轉(zhuǎn)換。通過內(nèi)部高速比較器正弦波轉(zhuǎn)換為方波輸出，可用作方便的時鐘發(fā)生器。在高穩(wěn)定度時鐘的驅(qū)動下，AD9854將產(chǎn)生一高穩(wěn)定的頻率、相位、幅度可編程的正弦和余弦信號，作為本振用于通信，雷達(dá)等方面?？删幊虝r鐘發(fā)生器具有多路低功耗功能可自動進(jìn)行雙向頻率掃描PSK功能可由I/O接口實現(xiàn)兩個48位可編程頻率寄存器超高速比較器，3皮秒有效抖動偏差A(yù)D9854特征正交的雙通道12位D/A轉(zhuǎn)換器4倍到20倍可編程基準(zhǔn)時鐘乘法器單引腳FSK和BPSK數(shù)據(jù)輸入接口在時鐘發(fā)生器模式下，有小于25 ps RMS抖動偏差便攜式頻率特性分析儀商業(yè)和業(yè)余的射頻（RF）發(fā)射機(jī)概述 AD9854數(shù)字合成器是高集成度的器件，它采用先進(jìn)的DDS技術(shù)，片內(nèi)整合了兩路高速、高性能正交D/A轉(zhuǎn)換器通過數(shù)字化編程可以輸出I、Q兩路合成信號。AD9854允許輸出的信號頻率高達(dá)150MHZ，而數(shù)字調(diào)制輸出頻率可達(dá)100MHZ。具有改進(jìn)DDS結(jié)構(gòu)的12位I和Q通道D/A轉(zhuǎn)換器可以提供較大的帶寬并有較好的窄帶無雜散動態(tài)范圍（SFDR）。同時脈沖調(diào)制功能在寬帶掃頻中也有重要應(yīng)用。 AD9854采用節(jié)省空間的80腳LQFP表面裝配封裝和改進(jìn)散熱的80腳LQFP封裝。只用于并行可編程模式。13, 35, 57, 58, 63NC沒有內(nèi)部連接。(17)A2/IO RESET串行通信總線的I/O允許復(fù)位端，由于編程協(xié)議的不成熟而沒有應(yīng)答信號產(chǎn)生。(19)A0/SDIO雙向串行數(shù)據(jù)輸入/輸出端。如果作為輸入端， 時鐘上升沿將I/O端口緩沖器的內(nèi)容傳送到可編程寄存器。 當(dāng)選擇并行模式時這個管腳復(fù)用為WR功能。當(dāng)選擇并行模式時這個管腳復(fù)用為 RD 功能。在 BPSK模式時，低電平選擇相位1，高電平選擇相位2。高電平時，在預(yù)先設(shè)定的頻率下I和Q通道輸出從0上升到滿幅的信號。33,34,39,40,41,45,46,47,53,59,62,66,67AGND連接模擬電路的回路地