【正文】 /*控制文件對控制端口撥碼開關(guān)8421判斷和對正負脈沖按鈕開關(guān)的判斷*/include avr/include avr/include avr/include avr/include include ////ctr8421：對控制端口撥碼開關(guān)8421判斷////輸入：無//輸出：ctr_v unsigned char//unsigned char ctr8421(void){ //ctr=0 if(((PINDamp。amp。(1ctr1)))) ctr_v=2。(1ctr4)))amp。(!(PINDamp。(!(PINDamp。amp。(1pn))) ctr_pn=0。*/include avr/include avr/include avr/include avr/include include /*delay_nus :長延時函數(shù)(GCC內(nèi)部延時函數(shù)的延時過短) 輸入?yún)?shù): t :延時時間 us*/void delay_nus(unsigned int t){ while (t) _delay_us(1)。 data=data1。 dds= freq_value *。=~(1AD9833_SCLK) //SPI總線時鐘線define SCL_H PORTB|=(1AD9833_SCLK)define SDA_L PORTBamp。 //28位連續(xù)，選擇頻率0，相位0，RESET=0 Write_word(dds_l)。 //寫頻率0寄存器的低字節(jié)LSB Write_word(0xF000)。 else SDA_L。當然，也可以在FSYNC為低電平的時候，連續(xù)加載多個16位數(shù)據(jù)，僅在最后一個數(shù)據(jù)的第16個SCLK的下降沿的時將FSYNC置高，最后需要注意的是，寫數(shù)據(jù)時SCLK時鐘為高低電平脈沖信號，但是，在FSYNC剛開始變?yōu)榈蜁r（即將開始寫數(shù)據(jù)時），SCLK必須為高電平（注意t11這個參數(shù)）。(!(PINDamp。(1ctr4)))amp。(1ctr1)))) ctr_v=6。amp。 //ctr=4 else if(((PINDamp。(!(PINDamp。(1ctr8)))amp。break。 PORTB=0xFF。 case 9 :output(50)。((PINDamp。((PINDamp。amp。amp。(1ctr2)))amp。(1ctr8)))amp。((PINDamp。FSYNC引腳是使能引腳，電平觸發(fā)方式，低電平有效。