ad9833程序匯總(編輯修改稿)
2025-07-22 05:57 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 if((!(PINDamp。(1ctr8)))amp。amp。((PINDamp。(1ctr4)))amp。amp。((PINDamp。(1ctr2)))amp。amp。(!(PINDamp。(1ctr1)))) ctr_v=9。 return ctr_v。}////ctrpn：對(duì)正負(fù)脈沖按鈕開(kāi)關(guān)的判斷////輸入：無(wú)//輸出：ctr_p unsigned char//unsigned char ctrpn(void){ if(!(PINDamp。(1pn))) ctr_pn=0。 else ctr_pn=1。 return ctr_pn。}ifndef _control_H_define _control_H_ 1unsigned char ctr8421(void)。unsigned char ctrpn(void)。endif /* _control_H_ *//*AD9833功能:可編程波形發(fā)生器，能夠產(chǎn)生正弦波、三角波、方波輸出。特點(diǎn)：主頻時(shí)鐘為25MHz時(shí)，主頻時(shí)鐘為1MHz時(shí)。輸出正弦波頻率 fOUT＝M（fMCLK/2^28） M為頻率控制字，由外部編程給定，其范圍為0≤M≤2^28－1。 fMCLK為外部輸入晶振。FSYNC引腳是使能引腳，電平觸發(fā)方式，低電平有效。進(jìn)行串行數(shù)據(jù)傳輸時(shí)，F(xiàn)SYNC引腳必須置低，要注意FSYNC有效到SCLK下降沿的建立時(shí)間t7的最小值。FSYNC置低后，在16個(gè)SCLK的下降沿?cái)?shù)據(jù)被送到AD9833的輸入移位寄存器，在第16個(gè)SCLK的下降沿FSYNC可以被置高，但要注意在SCLK下降沿到FSYNC上升沿的數(shù)據(jù)保持時(shí)間ts的最小和最大值。當(dāng)然，也可以在FSYNC為低電平的時(shí)候，連續(xù)加載多個(gè)16位數(shù)據(jù)，僅在最后一個(gè)數(shù)據(jù)的第16個(gè)SCLK的下降沿的時(shí)將FSYNC置高，最后需要注意的是，寫(xiě)數(shù)據(jù)時(shí)SCLK時(shí)鐘為高低電平脈沖信號(hào)，但是，在FSYNC剛開(kāi)始變?yōu)榈蜁r(shí)（即將開(kāi)始寫(xiě)數(shù)據(jù)時(shí)），SCLK必須為高電平（注意t11這個(gè)參數(shù)）。 當(dāng)AD9833初始化時(shí)，為了避免DAC產(chǎn)生虛假輸出，RESET必須置為1（RESET不會(huì)復(fù)位頻率、相位和控制寄存器），直到配置完畢，需要輸出時(shí)才將RESET置為0；RESET為0后的8－9個(gè)MCLK時(shí)鐘周期可在DAC的輸出端觀察到波形。AD9833數(shù)據(jù)傳輸格式： 對(duì)于單個(gè)16位數(shù)據(jù)來(lái)說(shuō)，高位在前，低位在后。 對(duì)于頻率寄存器和相位寄存器來(lái)說(shuō)，先是控制字，再是數(shù)據(jù)低字節(jié)，最后是數(shù)據(jù)高字節(jié)。*/include avr/include avr/include avr/include avr/include include /*delay_nus :長(zhǎng)延時(shí)函數(shù)(GCC內(nèi)部延時(shí)函數(shù)的延時(shí)
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