【正文】 或3線SPI兼容接口或100MHZ 8位并行可編程接口測試和測量設(shè)備對于高階的PSK調(diào)制，可通過I/O接口改變相位控制字實現(xiàn)。AD9854還有單腳輸入的常規(guī)FSK和改進的斜率FSK輸出。 與模擬地具有相同的電位。應(yīng)用于3線串行通信模式中。復(fù)用功能為SCLK時，串行時鐘與串行總線相結(jié)合，數(shù)據(jù)在時鐘上升沿鎖存。在FSK模式時，低電平選擇 F1，高電平選擇 F2。 。 內(nèi)部高速比較器的倒相輸入端。56DAC RSET設(shè)置I和Q通道滿電流輸出的公共端。64DIFF CLK ENABLE差分基準時鐘使能。71MASTER RESET初始化串/并總線為用戶的編程做準備。操作模式AD9854有5種可編程操作模式。在上電復(fù)位時，在I和Q通道輸出的是一半滿幅電流的直流信號。 一旦定義數(shù)字選定，它必須轉(zhuǎn)換為內(nèi)部的權(quán)重為1或0的48位串行二進制碼。 12位輸出幅度精度 固定的，用戶定義的幅度 可變的，可編程幅度控制 自動的，可編程，單引腳控制，幅度成型鍵控但是它會影響RF發(fā)射機的使用帶寬，因此用斜率FSK來改善使用帶寬。 斜率FSK通過同緩慢的、用戶定義變化率的實時頻率來改善傳統(tǒng)FSK對帶寬的限制。在29腳的輸入電平?jīng)]有變化時計數(shù)器一直有效。此控制字被用來加或減到控制正弦或余弦輸出的相位步進的頻率控制字寄存器F1或F2。這一功能需要設(shè)置頻率變化率和頻率步進字來保證F1和F2之間的連續(xù)線性掃頻具有相同的持續(xù)時間。該模式下,輸出信號的頻率在指定的范圍和精度上發(fā)生線性或非線性的變化,掃描方向可以編程控制。一些復(fù)雜的跳頻功能在這個模式下可以實現(xiàn)。值得注意的是FTW1僅僅是FM Chirp的開始點。在該數(shù)據(jù)庫中到處可以見到討論I/O更新的描述。另一種功能，只用于調(diào)頻模式中，它就是HOLD引腳，引腳29。由于該內(nèi)部計數(shù)器是以AD9854系統(tǒng)時鐘合成的?！咽褂梅捶较?，返回先前的頻率或另一個頻率點，中頻以線性或用戶直接方法繼續(xù)調(diào)頻。二進制相移鍵控（模式100）BPSK模式:與FSK 模式的控制方式相同,只是F1 為載波頻率,29 管腳選擇相位控制字P1 (低電平)和P2 (高電平) 中的相位作為信號的相位輸出。為使I/O寄存器的編程對DDS操作有效必須在20腳送外部時鐘信號（由低電平到高電平變化 ）或使能內(nèi)部的32位更新時鐘。在20腳的內(nèi)部和外部的更新時鐘，允許用戶通過設(shè)置更新時鐘速率來同步編程信息。用戶必須在控制寄存器中將OSKEN位置邏輯高電平來使能數(shù)字乘法器。變量是一個8位斜率計數(shù)器。最后，當OSK INT位設(shè)置為高電平時，改變30腳的邏輯電平，實現(xiàn)整形鍵控，通過變成可自動完成線性功能。模數(shù)控制輸出可給外部電路提供直流控制電平，也可輸出交流信號以及控制比較器輸出方波的占空比。例如,當AM 調(diào)整寄存器設(shè)置為200 時,衰減因子則為:200/ 4 096 。AD9854的系統(tǒng)時鐘可以是參考時鐘倍頻器的輸出（如果被允許的前提下），也可以是參考時鐘輸入，REFCLK可以是singleended或differented輸入，由引腳64 DIFF CLK ENABLE的設(shè)置確定，分別是低或高電平控制。差分時鐘使能這是一個可編程PLLbased參考時鐘倍頻器，其允許用戶從4倍到20倍間選擇整數(shù)倍的時鐘。AD9854支持8位并行I/O操作或一位SPIpatible串行I/O操作。復(fù)位管理——邏輯高電平有效，必須保證電平不小于10個系統(tǒng)時鐘周期的持續(xù)時間。 圖52 并行操作讀時序圖圖53 并行操作寫時序圖。表3 寄存器分布表寄存器地址Bit 7Bit 6Bit 5Bit 4Bit3Bit 2Bit 1Bit 01DH無關(guān)無關(guān)無關(guān)關(guān)閉比較器保留位關(guān)閉Q路數(shù)模轉(zhuǎn)換器關(guān)閉數(shù)模轉(zhuǎn)換器關(guān)閉數(shù)字模塊1EH無關(guān)參考時鐘范圍控制字旁路參考時鐘倍頻器參考時鐘倍頻控制字4參考時鐘倍頻控制字3參考時鐘倍頻控制字2參考時鐘倍頻控制字1參考時鐘倍頻控制字01FH清除累加器控制字1清除累加器控制字2三角波掃頻控制位Q路數(shù)模轉(zhuǎn)換器輸入控制位調(diào)制模式選擇位2調(diào)制模式選擇位1調(diào)制模式選擇位0內(nèi)部更新時鐘20H無關(guān)旁路反SINC函數(shù)濾波器“通斷整形鍵控”使能“通斷整形鍵控”內(nèi)部控制無關(guān)無關(guān)低位傳輸優(yōu)先串行輸出使能21H22H輸出整形鍵控I通道復(fù)用11:8（位15,14,13,12沒有使用）輸出整形鍵控I通道復(fù)用7:0 23H24H輸出整形鍵控Q通道復(fù)用11:8（位15,14,13,12沒有使用）輸出整形鍵控Q通道復(fù)用7:0 25H輸出整形 鍵控的斜率控制7:026H27HQ通道模數(shù)輸出11:8（位15,14,13,12沒有使用）Q通道模數(shù)輸出7:0并行輸入輸出操作 在S/P選擇引腳被拉為高電平時，并行輸入輸出模式被激活。S/P選擇，引腳70，用于I/O模式選擇。 高速比較器——最優(yōu)化的最高速速度大于300MHZ的反復(fù)速率，低抖動，靈敏的輸入，builtin滯后，輸出最小為1皮法的電平，連接到50歐姆的負載或CMOS邏輯電平，連接到高阻抗負載。如表Ⅲ所示，在控制寄存器中1E HEX的5位數(shù)據(jù)控制倍頻器的值。當倍頻位設(shè)定為高電平操作時鐘從200MHZ到300MHZ（內(nèi)部系統(tǒng)時鐘速率）。在數(shù)據(jù)突變傳輸情況下,該功能會有效緩解頻譜沖擊和數(shù)據(jù)突變給信號生成帶來的不利影響。數(shù)據(jù)以最大100MHZ的速率通過并行或串行接口送入寄存器。I和Q通道輸出正弦和余弦輸出分別由I和Q 通道輸出。在脈沖的有效期間，將會發(fā)送一個12位計數(shù)值，它連接到一個12位數(shù)字乘法器。除了設(shè)置OSK EN 位以外，第二功能位，OSK INT必須設(shè)置為高電平。N的范圍是從1到(232 ? 1)的值。這種模式可以讓用戶實現(xiàn)對編程信息使能的控制。實現(xiàn)過程為:先將載波頻率送頻率控制寄存器1，然后將相位控制字送至相位控制寄存器1和2，再將BPSK的調(diào)制數(shù)據(jù)加載到BPSK端口，最后使能更新。DWT字的頻率減少步進要求MSB設(shè)置為邏輯高電平。在該情況下，僅僅要求使用者編寫想要的僅存器早于更新時鐘被產(chǎn)生。因此阻止任何更高時鐘脈沖進入頻率累加器，ACC1。當該位設(shè)置為高，相位累加器的輸出將會從DDS中輸出