ad9854中文數(shù)據(jù)手冊-資料下載頁
2025-06-25 05:57本頁面
【正文】 in ( x ) / x校正,補償DAC 輸出頻譜中固有的sin ( x ) / x 滾降(roll2off) 效應(yīng),這種校正能夠保證寬帶信號如QPSK(四相制移相鍵控信號) ,在從DAC 輸出時,幅度不會隨著頻率變化而產(chǎn)生突變。由逆sinc 函數(shù)濾波器輸出的信號將會乘上1 個衰減因子,然后再送入到D/ A 的轉(zhuǎn)換器。通過配置I、Q支路AM 調(diào)整寄存器,用戶可以設(shè)置這個衰減因子的大小,該寄存器為12Bit ,衰減因子的數(shù)值范圍是0～4095/ 4 096 。例如,當(dāng)AM 調(diào)整寄存器設(shè)置為200 時,衰減因子則為:200/ 4 096 。此外,當(dāng)開/ 關(guān)成形鍵控管腳(見圖2) 被設(shè)置為1 時,AM 調(diào)整寄存器還可設(shè)定信號幅度由0 到峰值的轉(zhuǎn)換時間。在數(shù)據(jù)突變傳輸情況下,該功能會有效緩解頻譜沖擊和數(shù)據(jù)突變給信號生成帶來的不利影響。數(shù)字信號經(jīng)過生成、查表、濾波、衰減,最終送入到D/ A 轉(zhuǎn)換器?；鶞?zhǔn)時鐘乘法器基準(zhǔn)時鐘乘法器是一個允許用戶編程的，內(nèi)置基于鎖相環(huán)（PLL）的可編程參考時鐘倍乘器，倍乘范圍為4倍到20倍。使用該功能允許用戶僅僅輸入15MHZ的參考時鐘產(chǎn)生300MHZ的內(nèi)部系統(tǒng)時鐘。如表2所示，在控制寄存器中1E HEX的5位數(shù)據(jù)控制倍頻器的值。AD9854的參考時鐘功能能允許從外部時鐘源輸入的直接時鐘。AD9854的系統(tǒng)時鐘可以是參考時鐘倍頻器的輸出（如果被允許的前提下），也可以是參考時鐘輸入，REFCLK可以是singleended或differented輸入，由引腳64 DIFF CLK ENABLE的設(shè)置確定，分別是低或高電平控制。圖51 反辛格濾波器效果圖倍頻范圍位倍頻范圍位決定通過倍頻之后的時鐘范圍。當(dāng)倍頻位設(shè)定為高電平操作時鐘從200MHZ到300MHZ（內(nèi)部系統(tǒng)時鐘速率）。當(dāng)倍頻位設(shè)定為低電平操作時鐘為200M以下。倍頻范圍位改變鎖相環(huán)的參數(shù)來改善頻率范圍內(nèi)的最佳相位噪聲。61腳，倍頻濾波該引腳提供連接到PLL環(huán)路濾波器的外部0補償網(wǎng)絡(luò)。網(wǎng)絡(luò)的另一端應(yīng)該盡可能近地連接到引腳60，AVDD。為了達到最佳的噪聲效果，始終倍頻器應(yīng)該被分路，通過在控制寄存器IE地址中設(shè)置旁路倍頻位。差分時鐘使能這是一個可編程PLLbased參考時鐘倍頻器，其允許用戶從4倍到20倍間選擇整數(shù)倍的時鐘。使用該功能允許用戶僅僅輸入15MHZ的參考時鐘產(chǎn)生300MHZ的內(nèi)部系統(tǒng)時鐘。如表Ⅲ所示，在控制寄存器中1E HEX的5位數(shù)據(jù)控制倍頻器的值。AD9854的參考時鐘功能能允許從外部時鐘源輸入的直接時鐘。AD9854的系統(tǒng)時鐘可以是參考時鐘倍頻器的輸出（如果被允許的前提下），也可以是參考時鐘輸入，REFCLK可以是singleended或differented輸入，由引腳64 DIFF CLK ENABLE的設(shè)置確定。分別是低或高電平控制。對于信號單端輸入方式， REFCLKB管腳接電源或地；對于差分輸入方式，輸入端信號可以是方波或正弦波。 高速比較器——最優(yōu)化的最高速速度大于300MHZ的反復(fù)速率，低抖動，靈敏的輸入，builtin滯后，輸出最小為1皮法的電平，連接到50歐姆的負(fù)載或CMOS邏輯電平，連接到高阻抗負(fù)載。比較起能從節(jié)電模式到受保護電壓之間分離。比較器使用于“時鐘發(fā)生器”的應(yīng)用，把DDS產(chǎn)生的濾波后的正弦波形變成方波。AD9854的編程AD9854的各寄存器列出在下表，包含各各功能的片內(nèi)編程信息。很多應(yīng)用要求很小的編程規(guī)模去裝配AD9854，就可以使用了，實現(xiàn)功能了。但有一些要求用戶使用所有的12個寄存器入口地址。AD9854支持8位并行I/O操作或一位SPIpatible串行I/O操作。所有入口寄存器能讀和寫，在每個I/O操作模式下。S/P選擇，引腳70，用于I/O模式選擇。若系統(tǒng)使用并行I/O模式，必須連接S/P選擇引腳到VDD。若系統(tǒng)操作在串行模式，必須連接S/P選擇引腳到GND。不使用模式，I/O口數(shù)據(jù)寫入緩沖寄存器，不影響該部分操作直到緩沖寄存器傳輸數(shù)據(jù)到寄存器數(shù)據(jù)庫。信息傳輸同時產(chǎn)生在系統(tǒng)時鐘，兩種產(chǎn)生方式：（1）內(nèi)部控制在某一由用戶編程產(chǎn)生的速率（2）由用戶外部控制，I/O操作能在沒有REFCLK情況下進行，但數(shù)據(jù)從緩沖期傳輸?shù)酱鎯ζ?，沒有REFCLK是不行的。能從該文獻更新時鐘章節(jié)中了解到更多的詳細(xì)信息。復(fù)位管理——邏輯高電平有效，必須保證電平不小于10個系統(tǒng)時鐘周期的持續(xù)時間。復(fù)位主要引起通信總線的初始化并載入默認(rèn)值到內(nèi)部或外部的時鐘更新段。表3 寄存器分布表寄存器地址Bit 7Bit 6Bit 5Bit 4Bit3Bit 2Bit 1Bit 01DH無關(guān)無關(guān)無關(guān)關(guān)閉比較器保留位關(guān)閉Q路數(shù)模轉(zhuǎn)換器關(guān)閉數(shù)模轉(zhuǎn)換器關(guān)閉數(shù)字模塊1EH無關(guān)參考時鐘范圍控制字旁路參考時鐘倍頻器參考時鐘倍頻控制字4參考時鐘倍頻控制字3參考時鐘倍頻控制字2參考時鐘倍頻控制字1參考時鐘倍頻控制字01FH清除累加器控制字1清除累加器控制字2三角波掃頻控制位Q路數(shù)模轉(zhuǎn)換器輸入控制位調(diào)制模式選擇位2調(diào)制模式選擇位1調(diào)制模式選擇位0內(nèi)部更新時鐘20H無關(guān)旁路反SINC函數(shù)濾波器“通斷整形鍵控”使能“通斷整形鍵控”內(nèi)部控制無關(guān)無關(guān)低位傳輸優(yōu)先串行輸出使能21H22H輸出整形鍵控I通道復(fù)用11:8（位15,14,13,12沒有使用）輸出整形鍵控I通道復(fù)用7:0 23H24H輸出整形鍵控Q通道復(fù)用11:8（位15,14,13,12沒有使用）輸出整形鍵控Q通道復(fù)用7:0 25H輸出整形 鍵控的斜率控制7:026H27HQ通道模數(shù)輸出11:8（位15,14,13,12沒有使用）Q通道模數(shù)輸出7:0并行輸入輸出操作 在S/P選擇引腳被拉為高電平時，并行輸入輸出模式被激活。這種輸入輸出口與標(biāo)準(zhǔn)工業(yè)DSPs 和microcontrollers相兼容。6個地址位，8個雙向數(shù)據(jù)位，和分離的寫/讀控制輸入來補足這輸入輸出口引腳。 并行輸入輸出操作模式允許到1/。對寄存的回讀操作主要用來優(yōu)化對AD9854的設(shè)計 (讀寄存器不能保證100 MHz的操作速度，這一點他們?yōu)橹皇擒浖{(diào)試準(zhǔn)備的)。并行輸入輸出操作時序圖如圖52 和圖53 所示。 圖52 并行操作讀時序圖圖53 并行操作寫時序圖
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