數(shù)字邏輯習(xí)題答案毛法堯第二版(編輯修改稿)
2025-07-20 20:08 本頁面
【文章內(nèi)容簡介】 狀態(tài)為C態(tài)。 即C（初態(tài)）→（00/0）→C→（01/1）→C→（00/0）→C→（10/0）→D→（11/1）→C ，作出狀態(tài)圖和狀態(tài)表，并說明該電路的邏輯功能。解：激勵方程： ；；；。 輸出方程： 。 ∴各觸發(fā)器的狀態(tài)方程為： ==； ==0。由圖可見，該電路的邏輯功能為：在時鐘脈沖作用下，輸入任意序列x均使電路返回00狀態(tài)。 ，試作出其狀態(tài)圖和狀態(tài)表。解: 狀態(tài)圖和狀態(tài)表為: 作1010序列檢測器的狀態(tài)圖，已知輸入、輸出序列為輸入：0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 輸出：0 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 0解：1010序列檢測器的狀態(tài)圖如右。 設(shè)計一個代碼檢測器，電路串行輸入余3碼，當(dāng)輸入非法數(shù)字時電路輸出為0，否則輸出為1，試作出狀態(tài)圖。解：余3碼的非法數(shù)字有六個，即0000，0001，0010，1101，1110，1111。故其原始狀態(tài)圖為： 。解：：考察給定的狀態(tài)表，比較狀態(tài)C和F。不論輸入x是1還是0，它們所產(chǎn)生的輸出都相同。當(dāng)x=0時，所建立的次態(tài)也相同；但當(dāng)x=1時，它們的次態(tài)不相同： N（C，1）=A N（F，1）=D于是狀態(tài)C，F(xiàn)能否合并，取決于狀態(tài)A，D能否合并。對于狀態(tài)A和D。不論輸入x是1還是0，它們所產(chǎn)生的輸出都分別相同。當(dāng)x=1時，它們的次態(tài)為現(xiàn)態(tài)的交錯，但當(dāng)x=0時，它們的次態(tài)卻不相同： N（A，0）=E N（D，0）=B因此，狀態(tài)A，D能否合并，取決于狀態(tài)B，E能否合并。對于狀態(tài)B和E。不論輸入x是1還是0，它們所產(chǎn)生的輸出都分別相同。但當(dāng)x=0時，它們的次態(tài)不同： N（B，0）=A N（E，0）=D當(dāng)x=1時，它們所建立的次態(tài)也不相同： N（B，1）=F N（E，1）=C可以發(fā)現(xiàn)：狀態(tài)CF、AD和BE能否各自合并，出現(xiàn)如上循環(huán)關(guān)系：顯然，由于這個循環(huán)中的各對狀態(tài)，在不同的現(xiàn)輸入下所產(chǎn)生的輸出是分別相同的，因而從循環(huán)中的某一狀態(tài)時出發(fā)，都能保證所有的輸入序列下所產(chǎn)生的輸出序列都相同。所以，循環(huán)中各對狀態(tài)分別可以合并。令 A={A，D}， B={B，E} C={C，F(xiàn)}代入原始狀態(tài)表中簡化后，再令D、E代替G、H，可得最小化狀態(tài)表。 。解：由給定的不完全確定狀態(tài)表畫出隱含表，可以得出全部相容狀態(tài)對有五個，為： （A，B）、（C，D）、（C，E）、（A，D）、（B，C）,從這五個相容狀態(tài)對可以看出它們本身就是最大相容類。作出閉覆蓋表尋找最小閉覆蓋。從閉覆蓋表可以得出兩種最小化方案及對應(yīng)的最小化狀態(tài)表：從這兩個方案可以看出，方案一相容類數(shù)目最少，是最佳方案。 按照狀態(tài)分配基本原則。解：給定的狀態(tài)表中共有A、B、C、D四個狀態(tài)，其中B態(tài)和C態(tài)是可以合并的最大相容類，可看成一個狀態(tài)，如B態(tài)。則根據(jù)狀態(tài)分配原則1)，A和B應(yīng)分配相鄰代碼；根據(jù)狀態(tài)分配原則2)，A和B，B和D應(yīng)分配相鄰代碼；根據(jù)狀態(tài)分配原則3)，A和B、B和D應(yīng)分配相鄰代碼，根據(jù)狀態(tài)分配原則4)，狀態(tài)B的代碼應(yīng)分配為00。 從分配二進(jìn)制代碼的卡諾圖得代碼分配結(jié)果：B為00；A為01；D為10。C為11是不會出現(xiàn)的狀態(tài)，可作無關(guān)項處理。于是可得二進(jìn)制狀態(tài)表。 若分別用JK、T和D觸發(fā)器作同步時序電路的存儲電路，并進(jìn)行比較。解：下面畫出了分別用JK、T和D觸發(fā)器作同步時序電路的存儲電路時的激勵函數(shù)和輸出函數(shù)卡諾圖：∴各觸發(fā)器的激勵函數(shù)和輸出函數(shù)的表達(dá)式如下：；；；； ；； ；==各邏輯電路為： 由此可見，使用JK觸發(fā)器線路較為簡單，門電路較少，成本較低。 設(shè)計一個能對兩個二進(jìn)制數(shù)X=x1,x2,┅,xn和Y=y1, y 2,┅, y n進(jìn)行比較的同步時序電路，其中，X，Y串行地輸入到電路的x，y輸入端。比較從x1， y 1開始，依次進(jìn)行到xn， y n。電路有兩個輸出Zx和Zy，若比較結(jié)果X＞Y，則Zx為1，Zy為0；若X＜Y，則Zy為1，Zx為0；若X=Y，則Zx 和 Zy都為１。要求用盡可能少的狀態(tài)數(shù)作出狀態(tài)圖和狀態(tài)表，并作盡可能的邏輯門和觸發(fā)器來實現(xiàn)。解：兩個數(shù)進(jìn)行比較時，先比較高位，然后比較低位。若xi= y i=0或1，兩個輸出Zx 和 Zy=1，還應(yīng)比較低一位，若還相等，則兩個輸出不變。，若所有的位的數(shù)都相等，最后輸出Zx 和 Zy=1，表示比較結(jié)果X=Y。比較過程中若出現(xiàn)某一位數(shù)不等，則比較結(jié)束。xi＞ y i時輸出Zx=1，Zy=0，比較結(jié)果X＞Y；xi＜y i時輸出Zx=0，Zy=1，比較結(jié)果X＜Y。因題意要求要求用盡可能少的狀態(tài)數(shù)作出狀態(tài)圖和狀態(tài)表，并作盡可能的邏輯門和觸發(fā)器來實現(xiàn)，故采用Moore型電路，用兩個D觸發(fā)器，這兩個觸發(fā)器的輸出就是電路的輸出，其中y 2表示Zy，y 1表示Zx。用A、B、C三個狀態(tài)分別表示X=Y、X＜Y、X＞Y。令A(yù)=11,B=01,C=10,得二進(jìn)制狀態(tài)表。.采用D觸發(fā)器，經(jīng)卡諾圖化簡得激勵方程：。所設(shè)計的同步時序邏輯電路為：習(xí)題六 用兩個四位二進(jìn)制并行加法器實現(xiàn)兩位十進(jìn)制數(shù)8421BCD碼到余3碼的轉(zhuǎn)換.。 用兩塊四位數(shù)值比較器蕊片實現(xiàn)兩個七位二進(jìn)制數(shù)的比較.。 用三輸入八輸出譯碼器和必要的邏輯門實現(xiàn)下列邏輯函數(shù)表達(dá)式：；解：==；=yz +y+z + + xyz +xy==xy+xyz ++z=邏輯電路如上：：⑴ 全加器；⑵ 三變量多數(shù)表決電路。 用四位二進(jìn)制同步可逆計數(shù)器和必要的邏輯門構(gòu)成模12加法計數(shù)器。 用兩塊雙向移位寄存器蕊片實現(xiàn)模8計數(shù)器。 用PLA實現(xiàn)四位二進(jìn)制并行加法器。解：，可得各輸出函表達(dá)式：+++， A1B1 +A1C0 + B1C0, 。 設(shè)1P1 =。
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1