課程設(shè)計(jì)-基于vhdl語(yǔ)言的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)(編輯修改稿)
2024-12-12 10:42 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 名言的真正含義．我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí) 地邁開(kāi)這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ) 。 通過(guò)這次實(shí)驗(yàn)使我收獲很多，對(duì)書(shū)本理論知識(shí)有了進(jìn)一步加深，初步掌握了MAXPLUSII 軟件的一些設(shè)計(jì)使用方法。對(duì)一些器件的使用方法了解更深刻了，如一些器件 的使能端的作用等。主要有以下一些實(shí)驗(yàn)感想 應(yīng)該對(duì)實(shí)驗(yàn)原理有深刻理解； 做實(shí)驗(yàn)必須不急不躁，不能看見(jiàn)其他同學(xué)做的快就沉不住氣了； 熟練掌握其他軟件是必要的，如 Matlab 軟件、 Excel、 Word 等； 必須學(xué)會(huì)自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會(huì)通不過(guò)編譯的，所以要學(xué)會(huì)調(diào)試電路，而不是等老師解答或同學(xué)幫助； 13 致 謝 經(jīng)過(guò) 三 周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。在沒(méi)有做課程設(shè)計(jì)以前覺(jué)得課程設(shè)計(jì)只是對(duì)這 半 年來(lái)所學(xué)知識(shí)的單純總結(jié)，但是通過(guò)這次做課程設(shè)計(jì)發(fā)現(xiàn)自己的看法有點(diǎn)太片面。課程設(shè)計(jì)不 僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽(tīng)聽(tīng)不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常感謝幫助我的同學(xué)。 在此要感謝我們的指導(dǎo)老師 陳老師 對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計(jì)過(guò)程中，我通過(guò)查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué) ，并向老師請(qǐng)教等方式，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，收獲 頗豐 。 14 參考文獻(xiàn) [1] 曹昕燕，周鳳臣， 聶春燕 .EDA 技術(shù)實(shí)驗(yàn)與 課程設(shè)計(jì)【 M】 .清華大學(xué)出版社 [2] 劉欲曉，方強(qiáng)， 黃宛寧 .EDA 技術(shù)與 VHDL 電路開(kāi)發(fā)應(yīng)用實(shí)踐【 M】 .電子工業(yè)出版社 [3] 潘松， 黃繼業(yè) .EDA 技術(shù)實(shí)用教程（第三版）【 M】 .科學(xué)出版社 [4] 趙巖嶺，劉春等 .在 MAX+PLUSII 平臺(tái)下用 VHDL 進(jìn)行數(shù)字電路設(shè)計(jì) .西安：希典出版社， 2020 [5] 康華光主編 .電子技術(shù)基礎(chǔ)模擬部分 .北京：高等教育出版社， 2020 [6] 閻石主編 .數(shù)字電子技術(shù)基礎(chǔ) .北京：高等教育出版社， 2020 15 附錄 1： 模塊 MS清單 // 程序名稱： MS // 程序功能： 模塊 MS，輸入端口 CK0、 CK1 為兩個(gè)不同的時(shí)鐘信號(hào)，來(lái)模擬汽車(chē)的加速和勻速， JS加速按鍵。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 ENTITY MS IS PORT(CK0:IN STD_LOGIC。 //慢速檔的時(shí)鐘信號(hào) CK1:IN STD_LOGIC。 //快速檔的時(shí)鐘信號(hào) JS:IN STD_LOGIC。 //換擋按鍵信號(hào) CLK_OUT:OUT STD_LOGIC)。 END MS。 ARCHITECTURE ONE OF MS IS BEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=39。039。 THEN CLK_OUT=CK0。 //JS 低電平，則為慢速檔 ELSE CLK_OUT=CK1。 //JS 高電平，快速檔 END IF。 END PROCESS。 END ONE。 附錄 2： 模塊 SOUT 清單 // 程序名稱： SOUT 16 // 程序功能： 該模塊實(shí)現(xiàn)車(chē)行狀態(tài)輸出功能，其中 clk 為時(shí)鐘信號(hào)， enable 為啟動(dòng)使能信號(hào)， sto暫停信號(hào)， clr 為清零信號(hào)， st 為狀態(tài)信號(hào)。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 ENABLE:IN STD_LOGIC。 STO :IN STD_LOGIC。 CLR:IN STD_LOGIC。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SOUT。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN CQI:=(OTHERS=39。039。)。 //CLR 低電平 ,CQI 清零 ELSIF CLK39。EVENT AND CLK=39。139。 THEN //CLK 上升沿觸發(fā) IF STO=39。139。 THEN STATE:=00。CQI:=CQI。 //STO 高電平時(shí)， state 賦 00態(tài) ELSIF ENABLE =39。139。 THEN //ENABLE 高電平， CQI計(jì)數(shù)加 1 CQI:=CQI+1。 IF CQI=30 THEN STATE:=01。 //CQI=30 時(shí)， state 賦 01態(tài) ELSIF CQI30 AND CQI=80 THEN STATE:=10。 //30CQI=80 時(shí)， state 賦 10 17 態(tài) ELSE STATE:=11。 //CQI80 時(shí)， state 賦 11態(tài) END IF。 END IF。 END IF。 ST=STATE。 END PROCESS。 END ONE。 附錄 3： 模塊 PULSE // 程序名稱： PULSE // 程序功能： 該模塊實(shí)現(xiàn)將時(shí)鐘信號(hào) 5 分頻功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。
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