【文章內(nèi)容簡介】 名言的真正含義．我今天認(rèn)真的進行課程設(shè)計，學(xué)會腳踏實 地邁開這一步，就是為明天能穩(wěn)健地在社會大潮中奔跑打下堅實的基礎(chǔ) 。 通過這次實驗使我收獲很多，對書本理論知識有了進一步加深，初步掌握了MAXPLUSII 軟件的一些設(shè)計使用方法。對一些器件的使用方法了解更深刻了，如一些器件 的使能端的作用等。主要有以下一些實驗感想 應(yīng)該對實驗原理有深刻理解； 做實驗必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了； 熟練掌握其他軟件是必要的，如 Matlab 軟件、 Excel、 Word 等； 必須學(xué)會自己調(diào)試電路，一般第一次設(shè)計出的電路都會通不過編譯的，所以要學(xué)會調(diào)試電路，而不是等老師解答或同學(xué)幫助； 13 致 謝 經(jīng)過 三 周的奮戰(zhàn)我的課程設(shè)計終于完成了。在沒有做課程設(shè)計以前覺得課程設(shè)計只是對這 半 年來所學(xué)知識的單純總結(jié)，但是通過這次做課程設(shè)計發(fā)現(xiàn)自己的看法有點太片面。課程設(shè)計不 僅是對前面所學(xué)知識的一種檢驗，而且也是對自己能力的一種提高。在這次課程設(shè)計中也使我們的同學(xué)關(guān)系更進一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的同學(xué)。 在此要感謝我們的指導(dǎo)老師 陳老師 對我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗和自學(xué) ，并向老師請教等方式，使自己學(xué)到了不少知識，也經(jīng)歷了不少艱辛，收獲 頗豐 。 14 參考文獻 [1] 曹昕燕，周鳳臣， 聶春燕 .EDA 技術(shù)實驗與 課程設(shè)計【 M】 .清華大學(xué)出版社 [2] 劉欲曉，方強， 黃宛寧 .EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實踐【 M】 .電子工業(yè)出版社 [3] 潘松， 黃繼業(yè) .EDA 技術(shù)實用教程（第三版）【 M】 .科學(xué)出版社 [4] 趙巖嶺，劉春等 .在 MAX+PLUSII 平臺下用 VHDL 進行數(shù)字電路設(shè)計 .西安：希典出版社， 2020 [5] 康華光主編 .電子技術(shù)基礎(chǔ)模擬部分 .北京：高等教育出版社， 2020 [6] 閻石主編 .數(shù)字電子技術(shù)基礎(chǔ) .北京：高等教育出版社， 2020 15 附錄 1： 模塊 MS清單 // 程序名稱： MS // 程序功能： 模塊 MS，輸入端口 CK0、 CK1 為兩個不同的時鐘信號，來模擬汽車的加速和勻速， JS加速按鍵。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 ENTITY MS IS PORT(CK0:IN STD_LOGIC。 //慢速檔的時鐘信號 CK1:IN STD_LOGIC。 //快速檔的時鐘信號 JS:IN STD_LOGIC。 //換擋按鍵信號 CLK_OUT:OUT STD_LOGIC)。 END MS。 ARCHITECTURE ONE OF MS IS BEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=39。039。 THEN CLK_OUT=CK0。 //JS 低電平，則為慢速檔 ELSE CLK_OUT=CK1。 //JS 高電平，快速檔 END IF。 END PROCESS。 END ONE。 附錄 2： 模塊 SOUT 清單 // 程序名稱： SOUT 16 // 程序功能： 該模塊實現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時鐘信號， enable 為啟動使能信號， sto暫停信號， clr 為清零信號， st 為狀態(tài)信號。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 ENABLE:IN STD_LOGIC。 STO :IN STD_LOGIC。 CLR:IN STD_LOGIC。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SOUT。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN CQI:=(OTHERS=39。039。)。 //CLR 低電平 ,CQI 清零 ELSIF CLK39。EVENT AND CLK=39。139。 THEN //CLK 上升沿觸發(fā) IF STO=39。139。 THEN STATE:=00。CQI:=CQI。 //STO 高電平時， state 賦 00態(tài) ELSIF ENABLE =39。139。 THEN //ENABLE 高電平， CQI計數(shù)加 1 CQI:=CQI+1。 IF CQI=30 THEN STATE:=01。 //CQI=30 時， state 賦 01態(tài) ELSIF CQI30 AND CQI=80 THEN STATE:=10。 //30CQI=80 時， state 賦 10 17 態(tài) ELSE STATE:=11。 //CQI80 時， state 賦 11態(tài) END IF。 END IF。 END IF。 ST=STATE。 END PROCESS。 END ONE。 附錄 3： 模塊 PULSE // 程序名稱： PULSE // 程序功能： 該模塊實現(xiàn)將時鐘信號 5 分頻功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。