適用於消費(fèi)性電子產(chǎn)品之低功率(編輯修改稿)
2025-07-17 03:13 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 延長(zhǎng)電池壽命，也表示可以使用成本較低的電源供應(yīng)器。這對(duì)可攜式、電池供電的產(chǎn)品來說是非常重要的一環(huán)。 USB PHY及nanoPHY功率與面積比較低功率架構(gòu)還具有其它優(yōu)點(diǎn)。減少供電電流需求，可以減少整體功率損耗並讓接腳計(jì)數(shù)最小化(減少一半)而不須犧牲任何功能。超低接腳計(jì)數(shù)設(shè)計(jì)是主要優(yōu)勢(shì)，能夠使用較低成本的封裝。或者，封裝接腳能夠給其它訊號(hào)使用。需要較少的接腳也表示減少生產(chǎn)測(cè)試成本，同時(shí)也能夠相當(dāng)程度地方便SoC整合。良率最佳化隨著製程線寬從130nm轉(zhuǎn)變?yōu)樽钚碌?0nm (及以下)，良率的優(yōu)先性大幅提升。介面協(xié)定如 USB，晶片良率與關(guān)鍵規(guī)格參數(shù)如PLL時(shí)基(PLL jitter)性能、能隙變化 (bandgap variation)，以及晶片面積獨(dú)立性息息相關(guān)。較低的晶片良率，就算只有百分之二或三，也會(huì)造成製造成本增加而蓋過較小的晶圓面積所帶來的成本效益?？紤]到這點(diǎn)，DesignWare USB nanoPHY加入幾個(gè)能夠藉由關(guān)鍵USB運(yùn)作參數(shù)的最佳化來直接改善良率的功能。首先，系統(tǒng)設(shè)計(jì)以直接從 IP 「即開即用」(out of the box)的高品質(zhì)等級(jí)為目標(biāo)。此概念可由圖示中的眼圖(eye diagram)範(fàn)例(圖2)看出，其中說明了與其它競(jìng)爭(zhēng)對(duì)手的PHY相比，使用DesignWare USB PHY所能獲得的較佳邊界 (margin)。 USB PHY 眼圖邊界範(fàn)例特別具有挑戰(zhàn)性的關(guān)鍵USB規(guī)格參數(shù)有二：全速與低速操作模式下的上升/下降時(shí)間(risefall time)以及交叉點(diǎn) (crossover point)。DesignWare USB nanoPHY中的新型傳輸電路，提供了更優(yōu)越的操作邊界(operating margin)，能夠嚴(yán)格控制這些關(guān)鍵USB規(guī)格。新型架構(gòu)減少了這些規(guī)格的變動(dòng)並確保較低的製程偏移敏感度。USB 。因此，PHY設(shè)計(jì)的一項(xiàng)重要任務(wù)，就是建立精確的45歐姆晶片上來源阻抗。Synopsys使用非常直
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