【文章內(nèi)容簡介】 下：①由+5V電源供電，I/O口與TTL電平兼容，并有足夠數(shù)目的I/O口；②要有豐富的四則算術(shù)運(yùn)算和邏輯運(yùn)算指令，指令執(zhí)行速度要快；③片內(nèi)除RAM外還要有EPROM；④至少有兩個(gè)16位的定時(shí)器/計(jì)數(shù)器；⑤有外部中斷輸入引腳；⑥具有串行通信口；⑦價(jià)格要低廉。根據(jù)以上條件，查閱相關(guān)資料，發(fā)現(xiàn)8位單片機(jī)AT89C51的指標(biāo)已經(jīng)能夠滿足要求。而對(duì)于實(shí)驗(yàn)環(huán)境的限制，能選擇的CPLD有限，所以根據(jù)實(shí)驗(yàn)室的情況選用了XILINX公司的XC9572。由于等精度數(shù)字頻率計(jì)涉及到的計(jì)算包括加、減、乘、除，耗用的資源比較大。因此，我們選擇單片機(jī)和CPLD的結(jié)合來實(shí)現(xiàn)。，其中單片機(jī)完成整個(gè)測量電路的測試控制、數(shù)據(jù)處理和顯示輸出；CPLD完成各種測試功能；鍵盤信號(hào)由89C51單片機(jī)進(jìn)行處理，它從CPLD讀回計(jì)數(shù)器數(shù)據(jù)并進(jìn)行運(yùn)算，然后向顯示電路輸出測量結(jié)果。系統(tǒng)的基本工作方式如下：(1) P2口是單片機(jī)與CPLD的數(shù)據(jù)傳送通信口,P0口為雙向控制口。P3口利用鍵盤顯示管理芯片ZLG7289作為數(shù)碼管顯示，實(shí)現(xiàn)數(shù)據(jù)顯示。系統(tǒng)的P1口設(shè)置5個(gè)功能鍵：占空比、脈寬、周期、頻率、自檢，進(jìn)行各測試功能的轉(zhuǎn)換。(2) 7個(gè)LED數(shù)碼管組成測量數(shù)據(jù)顯示器，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。(3) Fs為測頻標(biāo)準(zhǔn)頻率50MHz信號(hào)輸入端，由晶體振蕩源電路提供。(4) Fx為被測信號(hào)輸入，此待測信號(hào)是經(jīng)放大整形后輸入CPLD的。12 等精度數(shù)字頻率計(jì)電路系統(tǒng)原理框圖 標(biāo)準(zhǔn)頻率信號(hào)源本設(shè)計(jì)采用50MHZ的晶體振蕩器產(chǎn)生標(biāo)準(zhǔn)頻率方波信號(hào)(頻標(biāo))供數(shù)字測量電路使用。由公式(28)及其討論可知，多周期同步等精度測量法所達(dá)到的測量精度和系統(tǒng)時(shí)鐘源的精度量級(jí)相近。晶體振蕩器采用恒溫晶振，穩(wěn)定度可以達(dá)到為：107／24小時(shí)。13 數(shù)碼管顯示模塊從實(shí)驗(yàn)條件等實(shí)際出發(fā)考慮，數(shù)碼管顯示模塊采用了ZLG7289。ZLG7289是一片具有串行接口的，可同時(shí)驅(qū)動(dòng)8位共陰式數(shù)碼管的顯示驅(qū)動(dòng)芯片，同時(shí)還可連接多達(dá)64鍵的鍵盤矩陣，單片即可完成LED顯示的全部功能。ZLG7289具有的特點(diǎn)和豐富的指令系統(tǒng)，使得由其組成的LED顯示和鍵盤電路具有外圍電路簡單，功能強(qiáng)大，使用方便，可靠性高，與MCU接口簡單等特點(diǎn)，是LED顯示和鍵盤電路的首選器件。 ZLG7289與單片機(jī)的連接因?yàn)楸驹O(shè)計(jì)用等精度測頻的方法，預(yù)置門時(shí)間為1s，在標(biāo)準(zhǔn)頻率信號(hào)為50MHz的情況下，另一個(gè)獨(dú)立的數(shù)碼管用于狀態(tài)顯示。當(dāng)測頻率時(shí)，有顯示指示，為了保證頻率計(jì)有足夠的顯示時(shí)間，并且在打開門控信號(hào)之前，要先清零，以使測量數(shù)字計(jì)數(shù)器每次從零開始計(jì)數(shù)。14177 第三章 系統(tǒng)軟件設(shè)計(jì)設(shè)計(jì)包括頻率計(jì)的測頻模塊和利用對(duì)單片機(jī)的編程。單片機(jī)的編程又由三部分構(gòu)成：對(duì)CPLD的數(shù)據(jù)讀取及控制信號(hào)輸出，鍵盤電路的掃描以及數(shù)碼管顯示輸出。15 CPLD測頻專用模塊的設(shè)計(jì)， 5 8 等精度頻率計(jì)主邏輯結(jié)構(gòu)圖，預(yù)置門控信號(hào)CL可由單片機(jī)發(fā)出，可以證明，CL的時(shí)間寬度對(duì)測頻精度幾乎沒有影響，在此設(shè)其寬度為Tpr。BZH和TF模塊是兩個(gè)可控的32位高速計(jì)數(shù)器，BENA和ENA分別是他們的允許信號(hào)端，高電平有效。標(biāo)準(zhǔn)頻率信號(hào)從BZH的時(shí)鐘輸入端BLCK輸入，設(shè)其頻率為Fs；經(jīng)整形后的被測信號(hào)從與BZH相似的32位計(jì)數(shù)器TF的時(shí)鐘輸入端TCLK輸入，設(shè)其真實(shí)頻率值為，被測量頻率為。測頻原理說明如下：測頻開始前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D的觸發(fā)器置零，同時(shí)通過信號(hào)ENA，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化的操作。然后由單片機(jī)發(fā)出允許測頻命令，即令預(yù)置門控信號(hào)CL為高電平，這時(shí)D觸發(fā)器要一直等到被測信號(hào)的上升沿通過時(shí)Q端才被置1（即令START為高電平），與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器BZH和TF，進(jìn)入計(jì)數(shù)允許周期。在此期間，BZH和TF分別對(duì)被測信號(hào)（頻率為）和標(biāo)準(zhǔn)頻率信號(hào)（頻率為Fs）同時(shí)計(jì)數(shù)。當(dāng)Tpr秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但此時(shí)17兩個(gè)計(jì)數(shù)器并沒有停止計(jì)數(shù)，一直等到被測信號(hào)的上升沿到來時(shí)，才通過D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。 被測頻率值為，標(biāo)準(zhǔn)頻率值為Fs,設(shè)在一次預(yù)置門時(shí)間Tpr中對(duì)被測信號(hào)計(jì)數(shù)值為Nx,對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns,則下式成立: (31)不難得到測得的頻率為: FX=FSNX／NS (32)最后通過控制SEL選擇信號(hào)和64位至8位的多路選擇器MUX，將計(jì)數(shù)器BHZ和TF中的兩個(gè)32位數(shù)據(jù)按照SEL[2..0]的編碼次序，分8次依次讀入單片機(jī)，并按照各個(gè)模塊的計(jì)算公式進(jìn)行計(jì)算和顯示。 頻率計(jì)CPLD部分的VHDL程序，以及測頻原理，可以寫出相應(yīng)的VHDL功能描述。頻率計(jì)CPLD部分的VHDL程序設(shè)計(jì)如下：LIBRARY IEEE。 等精度頻率計(jì)CPLD設(shè)計(jì)部分USE 。 USE 。 ENTITY etester IS PORT(BCLK:IN STD_LOGIC。 標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào)clock2，50MHZTCLK:IN STD_LOGIC。 待測頻率時(shí)鐘信號(hào)CLR:IN STD_LOGIC。 清零和初始化信號(hào)CL:IN STD_LOGIC。 當(dāng)SPUL為高電平時(shí)，CL為預(yù)置門控信號(hào)，用于測頻計(jì)數(shù) 時(shí)間控制當(dāng)SPUL為低電平時(shí)，CL為測脈寬控制信號(hào) CL高電平時(shí)測高電平脈寬而當(dāng)CL為低電平時(shí)，測低電平脈寬SPUL:IN STD_LOGIC。 測頻或測脈寬控制17START:OUT STD_LOGIC。 起始計(jì)數(shù)標(biāo)志信號(hào)EEND:OUT STD_LOGIC。 由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)讀出選同控制DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)讀出END etester。 ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 標(biāo)準(zhǔn)計(jì)數(shù)器SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 測頻計(jì)數(shù)器SIGNAL ENA : STD_LOGIC。 計(jì)數(shù)使能SIGNAL MA, CLK1, CLK2, CLK3: STD_LOGIC。 SIGNAL Q1, Q2, Q3, BENA, PUL: STD_LOGIC。SIGNAL SS: STD_LOGIC_VECTOR (1 DOWNTO 0)。 BEGIN START = ENA。 DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE 標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出BZQ (15 DOWNTO 8) WHEN SEL=001 ELSE BZQ (23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE 標(biāo)準(zhǔn)頻率計(jì)數(shù)值最高8位輸出TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE 待測頻率計(jì)數(shù)值最低8位輸出SQ (15 DOWNTO 8) WHEN SEL=101 ELSE TSQ (23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE 待測頻率計(jì)數(shù)值最高8位輸出TSQ (31 DOWNTO 24)。 BZH : PROCESS(BCLK, CLR) 標(biāo)準(zhǔn)頻率測試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器17BEGIN IF CLR = 39。139。 THEN BZQ = (OTHERS=39。039。)。ELSIF BCLK39。EVENT AND BCLK = 39。139。 THENIF BENA = 39。139。 THEN BZQ = BZQ + 1。 END IF。END IF。 END PROCESS。 23TF : PROCESS(TCLK, CLR, ENA) 待測頻率計(jì)數(shù)器，測頻計(jì)數(shù)器BEGIN IF CLR = 39。139。 THEN TSQ = (OTHERS=‘0’)。 ELSIF TCLK39。EVENT AND TCLK = 39。