【文章內(nèi)容簡介】 下：①由+5V電源供電，I/O口與TTL電平兼容，并有足夠數(shù)目的I/O口；②要有豐富的四則算術(shù)運算和邏輯運算指令，指令執(zhí)行速度要快；③片內(nèi)除RAM外還要有EPROM；④至少有兩個16位的定時器/計數(shù)器；⑤有外部中斷輸入引腳；⑥具有串行通信口；⑦價格要低廉。根據(jù)以上條件，查閱相關(guān)資料，發(fā)現(xiàn)8位單片機AT89C51的指標已經(jīng)能夠滿足要求。而對于實驗環(huán)境的限制，能選擇的CPLD有限，所以根據(jù)實驗室的情況選用了XILINX公司的XC9572。由于等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大。因此，我們選擇單片機和CPLD的結(jié)合來實現(xiàn)。，其中單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出；CPLD完成各種測試功能；鍵盤信號由89C51單片機進行處理，它從CPLD讀回計數(shù)器數(shù)據(jù)并進行運算，然后向顯示電路輸出測量結(jié)果。系統(tǒng)的基本工作方式如下：(1) P2口是單片機與CPLD的數(shù)據(jù)傳送通信口,P0口為雙向控制口。P3口利用鍵盤顯示管理芯片ZLG7289作為數(shù)碼管顯示，實現(xiàn)數(shù)據(jù)顯示。系統(tǒng)的P1口設(shè)置5個功能鍵：占空比、脈寬、周期、頻率、自檢，進行各測試功能的轉(zhuǎn)換。(2) 7個LED數(shù)碼管組成測量數(shù)據(jù)顯示器，另一個獨立的數(shù)碼管用于狀態(tài)顯示。(3) Fs為測頻標準頻率50MHz信號輸入端，由晶體振蕩源電路提供。(4) Fx為被測信號輸入，此待測信號是經(jīng)放大整形后輸入CPLD的。12 等精度數(shù)字頻率計電路系統(tǒng)原理框圖 標準頻率信號源本設(shè)計采用50MHZ的晶體振蕩器產(chǎn)生標準頻率方波信號(頻標)供數(shù)字測量電路使用。由公式(28)及其討論可知，多周期同步等精度測量法所達到的測量精度和系統(tǒng)時鐘源的精度量級相近。晶體振蕩器采用恒溫晶振，穩(wěn)定度可以達到為：107／24小時。13 數(shù)碼管顯示模塊從實驗條件等實際出發(fā)考慮，數(shù)碼管顯示模塊采用了ZLG7289。ZLG7289是一片具有串行接口的，可同時驅(qū)動8位共陰式數(shù)碼管的顯示驅(qū)動芯片，同時還可連接多達64鍵的鍵盤矩陣，單片即可完成LED顯示的全部功能。ZLG7289具有的特點和豐富的指令系統(tǒng)，使得由其組成的LED顯示和鍵盤電路具有外圍電路簡單，功能強大，使用方便，可靠性高，與MCU接口簡單等特點，是LED顯示和鍵盤電路的首選器件。 ZLG7289與單片機的連接因為本設(shè)計用等精度測頻的方法，預置門時間為1s，在標準頻率信號為50MHz的情況下，另一個獨立的數(shù)碼管用于狀態(tài)顯示。當測頻率時，有顯示指示，為了保證頻率計有足夠的顯示時間，并且在打開門控信號之前，要先清零，以使測量數(shù)字計數(shù)器每次從零開始計數(shù)。14177 第三章 系統(tǒng)軟件設(shè)計設(shè)計包括頻率計的測頻模塊和利用對單片機的編程。單片機的編程又由三部分構(gòu)成：對CPLD的數(shù)據(jù)讀取及控制信號輸出，鍵盤電路的掃描以及數(shù)碼管顯示輸出。15 CPLD測頻專用模塊的設(shè)計， 5 8 等精度頻率計主邏輯結(jié)構(gòu)圖，預置門控信號CL可由單片機發(fā)出，可以證明，CL的時間寬度對測頻精度幾乎沒有影響，在此設(shè)其寬度為Tpr。BZH和TF模塊是兩個可控的32位高速計數(shù)器，BENA和ENA分別是他們的允許信號端，高電平有效。標準頻率信號從BZH的時鐘輸入端BLCK輸入，設(shè)其頻率為Fs；經(jīng)整形后的被測信號從與BZH相似的32位計數(shù)器TF的時鐘輸入端TCLK輸入，設(shè)其真實頻率值為，被測量頻率為。測頻原理說明如下：測頻開始前，首先發(fā)出一個清零信號CLR，使兩個計數(shù)器和D的觸發(fā)器置零，同時通過信號ENA，禁止兩個計數(shù)器計數(shù)。這是一個初始化的操作。然后由單片機發(fā)出允許測頻命令，即令預置門控信號CL為高電平，這時D觸發(fā)器要一直等到被測信號的上升沿通過時Q端才被置1（即令START為高電平），與此同時，將同時啟動計數(shù)器BZH和TF，進入計數(shù)允許周期。在此期間，BZH和TF分別對被測信號（頻率為）和標準頻率信號（頻率為Fs）同時計數(shù)。當Tpr秒后，預置門信號被單片機置為低電平，但此時17兩個計數(shù)器并沒有停止計數(shù)，一直等到被測信號的上升沿到來時，才通過D觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。 被測頻率值為，標準頻率值為Fs,設(shè)在一次預置門時間Tpr中對被測信號計數(shù)值為Nx,對標準頻率信號的計數(shù)值為Ns,則下式成立: (31)不難得到測得的頻率為: FX=FSNX／NS (32)最后通過控制SEL選擇信號和64位至8位的多路選擇器MUX，將計數(shù)器BHZ和TF中的兩個32位數(shù)據(jù)按照SEL[2..0]的編碼次序，分8次依次讀入單片機，并按照各個模塊的計算公式進行計算和顯示。 頻率計CPLD部分的VHDL程序，以及測頻原理，可以寫出相應(yīng)的VHDL功能描述。頻率計CPLD部分的VHDL程序設(shè)計如下：LIBRARY IEEE。 等精度頻率計CPLD設(shè)計部分USE 。 USE 。 ENTITY etester IS PORT(BCLK:IN STD_LOGIC。 標準頻率時鐘信號clock2，50MHZTCLK:IN STD_LOGIC。 待測頻率時鐘信號CLR:IN STD_LOGIC。 清零和初始化信號CL:IN STD_LOGIC。 當SPUL為高電平時，CL為預置門控信號，用于測頻計數(shù) 時間控制當SPUL為低電平時，CL為測脈寬控制信號 CL高電平時測高電平脈寬而當CL為低電平時，測低電平脈寬SPUL:IN STD_LOGIC。 測頻或測脈寬控制17START:OUT STD_LOGIC。 起始計數(shù)標志信號EEND:OUT STD_LOGIC。 由低電平變到高電平時指示脈寬計數(shù)結(jié)束SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)讀出選同控制DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)讀出END etester。 ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 標準計數(shù)器SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 測頻計數(shù)器SIGNAL ENA : STD_LOGIC。 計數(shù)使能SIGNAL MA, CLK1, CLK2, CLK3: STD_LOGIC。 SIGNAL Q1, Q2, Q3, BENA, PUL: STD_LOGIC。SIGNAL SS: STD_LOGIC_VECTOR (1 DOWNTO 0)。 BEGIN START = ENA。 DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE 標準頻率計數(shù)低8位輸出BZQ (15 DOWNTO 8) WHEN SEL=001 ELSE BZQ (23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE 標準頻率計數(shù)值最高8位輸出TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE 待測頻率計數(shù)值最低8位輸出SQ (15 DOWNTO 8) WHEN SEL=101 ELSE TSQ (23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE 待測頻率計數(shù)值最高8位輸出TSQ (31 DOWNTO 24)。 BZH : PROCESS(BCLK, CLR) 標準頻率測試計數(shù)器，標準計數(shù)器17BEGIN IF CLR = 39。139。 THEN BZQ = (OTHERS=39。039。)。ELSIF BCLK39。EVENT AND BCLK = 39。139。 THENIF BENA = 39。139。 THEN BZQ = BZQ + 1。 END IF。END IF。 END PROCESS。 23TF : PROCESS(TCLK, CLR, ENA) 待測頻率計數(shù)器，測頻計數(shù)器BEGIN IF CLR = 39。139。 THEN TSQ = (OTHERS=‘0’)。 ELSIF TCLK39。EVENT AND TCLK = 39。