synplifyisemodelsim后仿真流程(編輯修改稿)
2024-12-12 06:07 本頁面
【文章內(nèi)容簡介】 modelsim_lib = $MODEL_TECH/../modelsim_lib simprim_ver = G:/EDA/Xilinx/simprim_ver（庫的路徑，以下同） unisim_ver = G:/EDA/Xilinx/unisim_ver xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver 注意的 是，這個(gè)文件是只讀屬性。修改之前要把這個(gè)屬性去掉。 第六步： 關(guān)掉工程，重啟 modelsim。查看這 3 個(gè)庫是否在 library 框里面。 如果你看到了，那么恭喜！你已經(jīng)完成了第一個(gè)大步驟！！ 接下來，就是在 ISE 環(huán)境下如何用 synplify 對設(shè)計(jì)進(jìn)行綜合的方法了。 還要說明的是，這一步是一勞永逸的！有了第一次，第二次就不用了。 Modelsim 編譯 Xilinx 庫 （方法 2） 本章介紹如何編譯 HDL 必須的 Xilinx 庫和結(jié)構(gòu)仿真。 創(chuàng)建將被編譯庫的目錄 在編譯庫之前 ,最 好先建立一個(gè)目錄（事實(shí)上必須建立一個(gè)目錄） ,步驟如下。（假設(shè) Modelsim 的安裝目錄是 “$”,ISE 的安裝目錄是 “$Xilinx” ） ◆ 在 “$” 目錄下建立一個(gè)名為 XilinxLib 的文件夾 。 ◆ 啟動 Modelsim后 ,從 “File” 菜單項(xiàng)中點(diǎn)擊 “Change Directory” 并指定到剛剛建立的那個(gè)文件夾“XilinxLib”。 ◆ 接下來要做的事情是將 Xilinx 庫編譯到 “XilinxLib” 文件夾中。有三個(gè)庫需要被編譯。它們分別是“simp rims”,“unisims” 和 “XilinxCoreLib”。 （所有這些庫文件都在 “$Xilinx/verilog/src” 目錄下） ◆ 點(diǎn)擊 Modelsim中的 “Workspace” 窗口 ,建立一個(gè)名為 Xilinx_CoreLib 的新庫 。（這個(gè)操作創(chuàng)建一個(gè)名為 “Xilinx_CoreLib” 的文件夾 ,你可以在 “Workspace” 窗口中看到它） ◆ 現(xiàn)在開始編譯！在 “Compile” 菜單中點(diǎn)擊 “Compile”, 選擇“$Xinlinx/verilog/scr/XilinxCoreLib” 目錄中所有的文件 ,在彈出的對話框中選中剛剛建立
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