【文章內(nèi)容簡介】 第二個區(qū)域的特性阻抗。當信號從第一個區(qū)域傳輸?shù)降诙€區(qū)域時，交界處發(fā)生阻抗突變，因而形成反射。舉個例子看看反射能有多大，假設(shè)Z1=50歐姆，Z2=75歐姆，根據(jù)公式得到反射系數(shù)為：（7550）/（75+50）=20%。，*20%=。對于數(shù)字信號而言，這是一個很大的值。你必須非常注意他的影響。實際電路板上的反射可能非常復(fù)雜，反射回來的信號還會再次反射回去，方向與發(fā)射信號相同，到達阻抗突變處又再次反射回源端，從而形成多次反射，一般的資料上都用反彈圖來表示。多次的反彈是導致信號振鈴的根本原因，相當于在信號上疊加了一個噪聲。為了電路板能正確工作，你必須想辦法控制這個噪聲的大小，噪聲預(yù)算是設(shè)計高性能電路板的一個非常重要的步驟。信號完整性研究：理解臨界長度很多人對于PCB上線條的臨界長度這個概念非常模糊，甚至很多人根本不知道這個概念，如果你設(shè)計高速電路板卻不知道這個概念，那可以肯定，最終做出的電路板很可能無法穩(wěn)定工作，而你卻一頭霧水，無從下手調(diào)試。臨界長度在業(yè)界說法很混亂，有人說3英寸，有人說1英寸，我還聽說過很多其他的說法，多數(shù)是因為對這個概念理解有誤造成的。很多人說，奧，走線太長會引起信號反射，走線很短的話不會產(chǎn)生反射。這種說法是非常錯誤的，把好幾個概念像攪漿糊一樣混在一起。那么臨界長度到底是什么，是多少，為什么要關(guān)注臨界長度？理解臨界長度的最好方法就是從時間角度來分析。信號在pcb走線上傳輸需要一定的時間，普通FR4板材上傳輸時間約為每納秒6英寸，當然表層走線和內(nèi)層走線速度稍有差別。當走線上存在阻抗突變就會發(fā)生信號反射，這和走線長度無關(guān)。但是，如果走線很短，在源端信號還沒上升到高電平時，反射信號就已經(jīng)回到源端，那么發(fā)射信號就被淹沒在上升沿中，信號波形沒有太大的改變。走線如果很長，發(fā)射端信號已經(jīng)到達高電平，反射信號才到達源端，那么反射信號就會疊加在高電平位置，從而造成干擾。那么走線長度就有一個臨界值，大于這個值，返回信號疊加在高電平處，小于這個值反射信號被上升沿淹沒。這個臨界值就是臨界長度，注意，這種定義非常不準確，因為只考慮了一次反射情況，這里只是為了理解概念需要，暫時這樣說。那么準確的定義是什么？實際中反射都是發(fā)生多次的，雖然第一次信號反射回到源端的時間小于信號上升沿時間，但是后面的多次反射還會疊加在高電平位置，對信號波形造成干擾。那么，臨界長度的合理定義應(yīng)該是：能把反射信號的干擾控制在可容忍的范圍內(nèi)的走線長度。這一長度上的信號往返時間要比信號上升時間小很多。試驗中發(fā)現(xiàn)的經(jīng)驗數(shù)據(jù)為，當信號在pcb走線上的時延高于信號上升沿的20%時，信號會產(chǎn)生明顯的振鈴。對于上升時間為1ns的方波信號來說，*6=，信號就會有嚴重的振鈴。，大約3cm。你可能注意到了，又是信號上升時間！再一次強調(diào)，信號上升時間在高速設(shè)計中占有重要地位。特性阻抗和頻率有關(guān)嗎？難得半日清閑，看到留言板有網(wǎng)友留言問道這個問題，留一篇隨筆，與各位網(wǎng)友共享。當我們提到特性阻抗的時候，通常很少考慮它與頻率的關(guān)系。其原因在于，特性阻抗是傳輸線的一個相當穩(wěn)定的屬性，主要和傳輸線的結(jié)構(gòu)也就是橫截面的形狀有關(guān)。從工程的角度來說，把特性阻抗作為一個恒定量是合理的。說實話，搞了這么長時間的SI設(shè)計，還沒碰到需要考慮特性阻抗變化的情況。既然有網(wǎng)友一定要考慮這個問題，今天我們就稍稍深入一下，看看特性阻抗的真實面目。雖然沒有太大的工程應(yīng)用價值，但是對于理解問題還是有好處的。特性阻抗是從理論上分析傳輸線時經(jīng)常提到的一個量，從傳輸線的角度來說，它可以用下面的公式表示 Z0 = / L / ^/ CL表示傳輸線的單位長度電感，C為單位長度電容。乍一看，似乎公式中沒有任何變化的量。但是特性阻抗真的是個恒定的量嗎？我們使用Polar軟件對橫截面固定的傳輸線進行掃頻計算，頻率范圍定在100MHz~10GHz，來看看場求解器給出的結(jié)果，如下圖：你可能感到驚訝，特性阻抗隨著頻率的升高變小了，why？阻抗公式中那個量發(fā)生了變化？其實這涉及到電磁學方面的一個深層次的問題。罪魁禍首是電感??！電感問題是個很復(fù)雜的問題，對電感的理論計算很繁瑣，有興趣的網(wǎng)友可以找資料看看電感的計算，詳細的推導過程我就不在這里寫了。簡單的說，導線的電感由兩部分組成：導線的內(nèi)部電感和導線的外部電感。當頻率升高時，導線的內(nèi)部電感減小，外部電感不變，總電感減小，因而導致了特性阻抗減小。我們知道，電感的定義是指圍繞在電流周圍的磁力線匝數(shù)。電感隨頻率減小，直覺告訴我們一定是導線中電流分布發(fā)生了變化。到這里我想各位網(wǎng)友應(yīng)該豁然開朗了。趨膚效應(yīng)（skin effect）你一定不會陌生。看看下面的這張圖你會有更直觀的感受，這是用二維場求解器仿真出來的高頻時導體中電流的分布。黃色部分是電流所在位置。 當頻率升高時，電流向?qū)Ь€表面集中，在導線內(nèi)部電流密度減小，當然電感減小。電感的本質(zhì)，是圍繞在電流周圍的磁力線匝數(shù)，注意“圍繞在電流周圍”這個說法。假設(shè)存在極端情況，導線內(nèi)部電流完全消失，所有的電流集中在導體表面，磁力線當然沒法再內(nèi)部去環(huán)繞電流，內(nèi)部電感消失。導線總電感減小，減小的那一部分就是導線的內(nèi)部電感。當然這種說法不嚴謹，不過對直觀的理解問題非常有幫助。結(jié)論：傳輸線的特性阻抗確實和頻率有關(guān)，隨著頻率升高，特性阻抗減小，但會逐漸趨于穩(wěn)定。特性阻抗的變化的原因是導線的單位長度電感隨頻率升高而減小。這種特性阻抗的變化很小，在工程應(yīng)用中一般不用考慮它的影響。知道有這個事就是了。信號完整性：PCB走線中途容性負載反射很多時候，PCB走線中途會經(jīng)過過孔、測試點焊盤、短的stub線等，都存在寄生電容，必然對信號造成影響。走線中途的電容對信號的影響要從發(fā)射端和接受端兩個方面分析，對起點和終點都有影響。首先按看一下對信號發(fā)射端的影響。當一個快速上升的階躍信號到達電容時，電容快速充電，充電電流和信號電壓上升快慢有關(guān)，充電電流公式為：I=C*dV/dt。電容量越大，充電電流越大，信號上升時間越快，dt越小，同樣使充電電流越大。我們知道，信號的反射與信號感受到的阻抗變化有關(guān)，因此為了分析，我們看一下，電容引起的阻抗變化。在電容開始充電的初期，阻抗表示為：這里dV實際上是階躍信號電壓變化，dt為信號上升時間，電容阻抗公式變?yōu)椋簭倪@個公式中，我們可以得到一個很重要的信息，當階躍信號施加到電容兩端的初期，電容的阻抗與信號上升時間和本身的電容量有關(guān)。通常在電容充電初期，阻抗很小，小于走線的特性阻抗。信號在電容處發(fā)生負反射，這個負電壓信號和原信號疊加，使得發(fā)射端的信號產(chǎn)生下沖，引起發(fā)射端信號的非單調(diào)性。對于接收端，信號到達接收端后，發(fā)生正反射，反射回來的信號到達電容位置，那個樣發(fā)生負反射，反射回接收端的負反射電壓同樣使接收端信號產(chǎn)生下沖。為了使反射噪聲小于電壓擺幅的5%（這種情況對信號影響可以容忍），阻抗變化必須小于10%。那么電容阻抗應(yīng)該控制在多少？電容的阻抗表現(xiàn)為一個并聯(lián)阻抗，我們可以用并聯(lián)阻抗公式和反射系數(shù)公式來確定它的范圍。對于這種并聯(lián)阻抗，我們希望電容阻抗越大越好。假設(shè)電容阻抗是PCB走線特性阻抗的k倍，根據(jù)并聯(lián)阻抗公式得到電容處信號感受到的阻抗為：阻抗變化率為：，即，也就是說，根據(jù)這種理想的計算，電容的阻抗至少要是PCB特性阻抗的9倍以上。實際上，隨著電容的充電，電容的阻抗不斷增加，并不是一直保持最低阻抗，另外，每一個器件還會有寄生電感，使阻抗增加。因此這個9倍限制可以放寬。在下邊的討論中假設(shè)這個限制是5倍。有了阻抗的指標，我們就可以確定能容忍多大的電容量。電路板上50歐姆特性阻抗很常見，我就用50歐姆來計算。得出：即在這種情況下，如果信號上升時間為1ns，那么電容量要小于4皮法。反之，如果電容量為4皮法，則信號上升時間最快為1ns，這個4皮法的電容就會產(chǎn)生問題。這里的計算只不過是為了說明電容的影響，實際電路中情況十分復(fù)雜，需要考慮的因素更多，因此這里計算是否精確沒有實際意義。關(guān)鍵是要通過這種計算理解電容是如何影響信號的。我們對電路板上每一個因素的影響都有一個感性認識后，就能為設(shè)計提供必要的指導，出現(xiàn)問題就知道如何去分析。精確的評估需要用軟件來仿真。總結(jié)：1 PCB走線中途容性負載使發(fā)射端信號產(chǎn)生下沖，接收端信號也會產(chǎn)生下沖。2 能容忍的電容量和信號上升時間有關(guān)，信號上升時間越快，能容忍的電容量越小。信號完整性：接收端容性負載的反射信號的接收端可能是集成芯片的一個引腳，也可能是其他元器件。不論接收端是什么，實際的器件的輸入端必然存在寄生電容，接受信號的芯片引腳和相鄰引腳之間有一定的寄生電容，和引腳相連的芯片內(nèi)部的布線也會存在寄生電容，另外引腳和信號返回路徑之間也會存在寄生電容。 好復(fù)雜，這么多寄生電容！其實很簡單，想想電容是什么？兩個金屬板，中間是某種絕緣介質(zhì)。這個定義中并沒有說兩個金屬板是什么形狀的，芯片兩個相鄰引腳也可以看做是電容的兩個金屬板，中間介質(zhì)是空氣，不就是一個電容么。芯片引腳和PCB板內(nèi)層的電源或地平面也是一對金屬板，中間介質(zhì)是PCB板的板材，常見的是FR4材料，也是一個電容。呵呵，搞來搞去，還是回到了最基礎(chǔ)的部分。高手不要笑，太簡單了。不過確實很多人看到寄生電容就感到有點暈，理解不透，所以在這里啰嗦一下?；氐秸}，下面研究一下信號終端的電容有什么影響。將模型簡化，用一個分立電容元件代替所有寄生電容，如圖1所示。圖1我們考察B點電容的阻抗情況。電容的電流為： 隨著電容的充電，電壓變化率逐漸減?。娐吩碇械乃矐B(tài)過程），電容的充電電流也不斷減小。即電容的充電電流是隨時間變化的。電容的阻抗為：因此電容所表現(xiàn)出來的阻抗隨時間變化，不是恒定的。正是這種阻抗的變化特性決定了電容對信號影響的特殊性。如果信號上升時間小于電容的充電時間，最初電容兩端的電壓迅速上升，這時阻抗很小。