【正文】 信號完整性研究：什么是信號完整性?如果你發(fā)現，以前低速時代積累的設計經驗現在似乎都不靈了，同樣的設計，以前沒問題，可是現在卻無法工作，那么恭喜你，你碰到了硬件設計中最核心的問題：信號完整性。早一天遇到，對你來說是好事。在過去的低速時代，電平跳變時信號上升時間較長，通常幾個ns。器件間的互連線不至于影響電路的功能，沒必要關心信號完整性問題。但在今天的高速時代，隨著IC輸出開關速度的提高，很多都在皮秒級，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。另外，對低功耗追求使得內核電壓越來越低。因此系統(tǒng)能容忍的噪聲余量越來越小，這也使得信號完整性問題更加突出。廣義上講，信號完整性是指在電路設計中互連線引起的所有問題，它主要研究互連線的電氣特性參數與數字信號的電壓電流波形相互作用后，如何影響到產品性能的問題。主要表現在對時序的影響、信號振鈴、信號反射、近端串擾、遠端串擾、開關噪聲、非單調性、地彈、電源反彈、衰減、容性負載、電磁輻射、電磁干擾等。信號完整性問題的根源在于信號上升時間的減小。即使布線拓撲結構沒有變化，如果采用了信號上升時間很小的IC芯片，現有設計也將處于臨界狀態(tài)或者停止工作。下面談談幾種常見的信號完整性問題。 反射：圖1顯示了信號反射引起的波形畸變?？雌饋砭拖裾疋?，拿出你制作的電路板，測一測各種信號，比如時鐘輸出或是高速數據線輸出，看看是不是存在這種波形。如果有，那么你該對信號完整性問題有個感性的認識了，對，這就是一種信號完整性問題。圖片1 很多硬件工程師都會在時鐘輸出信號上串接一個小電阻，至于為什么，他們中很多人都說不清楚，他們會說，很多成熟設計上都有，照著做的?；蛟S你知道，可是確實很多人說不清這個小小電阻的作用，包括很多有了三四年經驗的硬件工程師，很驚訝么?可這確實是事實，我碰到過很多。其實這個小電阻的作用就是為了解決信號反射問題。而且隨著電阻的加大，振鈴會消失，但你會發(fā)現信號上升沿不再那么陡峭了。這個解決方法叫阻抗匹配，奧，對了，一定要注意阻抗匹配，阻抗在信號完整性問題中占據著極其重要的地位。串擾：如果足夠細心你會發(fā)現，有時對于某根信號線，從功能上來說并沒有輸出信號，但測量時，會有幅度很小的規(guī)則波形，就像有信號輸出。這時你測量一下與它鄰近的信號線，看看是不是有某種相似的規(guī)律！對，如果兩根信號線靠的很近的話，通常會的。這就是串擾。當然，被串擾影響的信號線上的波形不一定和鄰近信號波形相似，也不一定有明顯的規(guī)律，更多的是表現為噪聲形式。串擾在當今的高密度電路板中一直是個讓人頭疼的問題，由于布線空間小，信號必然靠得很近，因此你比須面對它，只能控制但無法消除。對于受到串擾的信號線，鄰近信號的干擾對他來說就相當于噪聲。串擾大小和電路板上的很多因素有關，并不是僅僅因為兩根信號線間的距離。當然，距離最容易控制，也是最常用的解決串擾的方法，但不是唯一方法。這也是很多工程師容易誤解的地方。更深入的討論，我會在后續(xù)文章中陸續(xù)推出，如果你感興趣，可以常來于博士信號完整性研究網，關注博士講壇欄目。軌道塌陷：噪聲不僅存在于信號網絡中，電源分配系統(tǒng)也存在。我們知道，電源和地之間電流流經路徑上不可避免存在阻抗，除非你能讓電路板上的所有東西都變成超導體。那么，當電流變化時，不可避免產生壓降，因此，真正送到芯片電源管腳上的電壓會減小，有時減小得很厲害，就像電壓突然產生了塌陷，這就是軌道塌陷。軌道塌陷有時會產生致命的問題，很可能影響你的電路板的功能。高性能處理器集成的門數越來越多，開關速度也越來越快，在更短的時間內消耗更多的開關電流，可以容忍的噪聲變得越來越小。但同時控制噪聲越來越難，因為高性能處理器對電源系統(tǒng)的苛刻要求，構建更低阻抗的電源分配系統(tǒng)變得越來越困難。你可能注意到了，又是阻抗，理解阻抗是理解信號完整性問題的關鍵。信號完整性問題涉及面比較廣，這里只是簡單介紹幾種現象，希望這篇文章能讓你對信號完整性有個初步的認識。信號完整性，將是每個硬件工程師的必修課。早一天接觸，早一天受益。信號完整性研究：何時會遇到信號完整性問題多年前，在我開始研究信號完整性問題時也曾經有過這樣的疑問，隨著對信號完整性理解的深入，便沒有再仔細考慮。后來在產品開發(fā)過程中，朋友、同事經常向我提出這一問題。有些公司制作復雜電路板時，硬件總也調不通，于是找到我，當我解決了問題，并告訴他們，原因就在于沒有處理好信號完整性設計，負責開發(fā)的硬件工程師也會提出同樣的問題。他們通常的說法是：高速電路中會有問題，可是什么情況下必須進行專門的信號完整性設計？ 不斷的有人問我，我不得不作更深入的思考。說實話，這個問題很難回答，或者說他們這種問法很難回答。他們的意思可以解釋為，速度高了就要考慮信號完整性，低速板不存在這個問題，那總要有個臨界頻率，這個頻率是多少？有人曾提出過這樣的論點，當外部總線頻率超過80MHz時，就要進行專門的分析設計，低于這一頻率，不用考慮信號完整性問題。對這一論點，我不敢茍同。仔細分析，他們這種問法的背后是對信號完整性的一種誤解。如果必須有一個答案的話，我想答案應該是：只要信號畸變到了無法容忍的程度就要考慮信號完整性問題。呵呵，看起來像是在胡說八道，不過這確實是能找到的最好的答案了。要想弄清這個問題，必須先了解信號完整性的實質到底是什么。產生信號完整性的原因很多，頻率（值得推敲，暫且借用提問者的說法）只不過是其中的一個而已，怎么能單單用頻率來強行地劃分界線！順便說一句，很多人說頻率的影響，其實這個詞很值得推敲。頻率到底指的是哪個部分的頻率？電路板上有主時鐘頻率，芯片內部主頻，外部總線帶寬，數字信號波形帶寬，電磁輻射頻率，影響信號完整性的頻率到底指的是哪一個？問題根源在于信號上升時間。如果你不是很理解，可以到于博士信號完整性研究網學習。信號完整性最原始的含義應該是：信號是否能保持其應該具有的波形。很多因素都會導致信號波形的畸變，如果畸變較小，對于電路板不會產生影響，可是如果畸變很大，就可能影響電路的功能。系統(tǒng)頻率（芯片內部主頻以及外部頻率）、電磁干擾、電源波紋噪聲，數字器件開關噪聲、系統(tǒng)熱噪聲等都會對信號產生影響，頻率并不具有特殊的地位，你不能把所有的注意力都放在頻率這個因素上。那么這里又會出現另一個問題，波形畸變多大，會對電路板功能產生影響。這沒有確定統(tǒng)一的指標，和具體應用以及電路板的其他電氣指標有關。對于數字信號而言，對畸變的容忍度較大。能有多大的容忍度，還要考慮電路板上的電源系統(tǒng)供電電壓波紋有多大，系統(tǒng)的噪聲余量有多大，所用器件對于信號建立時間和保持時間的要求是多少等等。對于模擬信號，相對比較敏感，容忍度較小，至于能容忍多大的畸變，和系統(tǒng)噪聲，器件非線性特性，電源質量等等有關。是不是聽起來很晦澀！確實，要說清楚這個問題并不容易，因為牽扯到了太多的因素在內。下面這個數字信號波形的例子能讓你有一個簡單直觀的理解。這是一個受反射影響的方波數字信號，波形的畸變僅僅是反射的結果，沒有迭加其他噪聲。，高電平大于2v。對于高電平來說，震蕩的低谷部分可能會沖到2v以下，此時電路處于不定態(tài)，可能引起電路誤動作。所以，迭加在高電平上的波紋幅度不能太大。由于電路存在噪聲，電源也有波紋，這些最終都會迭加到信號波形上，所以你計算波紋幅度的時候要考慮這些因素，而這些因素和你的電路板其他部分設計有關。所以你無法確定一個統(tǒng)一的畸變標準，只能根據你具體電路的設計和應用綜合考慮。最終的原則只有一個：通過信號完整性設計、電源完整完整性設計等手段，將總的信號畸變控制在一定范圍內，保證電路板正常穩(wěn)定工作。工程中，解決信號完整性的問題是一個系統(tǒng)的工程，并不是一兩種方法就可以包打天下的。什么時候會碰到信號完整性問題也不是可以硬性的劃一道線來區(qū)分，一句話，要根據你的實際情況來定?？赡苣銜杏X，這么多不確定的因素，還怎么在最初設計的時候考慮信號完整性問題？嗯，沒問題的，其實對于所有影響信號質量的因素，你都可以通過一定的設計技術來控制。對于電源波紋問題，那是電源完整性的問題，又是一個系統(tǒng)的工程。而其他的電磁干擾，電磁兼容等則是另外一個系統(tǒng)工程?？傊盘柾暾詥栴}涉及的知識較多，是一個跨學科的知識體系。網上關于信號完整性基礎知識講解很多，但很少有講得很深入的。要想學好信號完整性，你需要有一定的精力投入，但可以告訴你，只要掌握學習方法，其實不難。一旦你學好它，回報是非常高的，畢竟這方面的人才現在是奇缺阿，很多公司給信號完整性工程師開價都在25W以上，如果你很牛的話，呵呵，決不是這個價。好了，廢話就不多說了。對于信號完整性技術問題，我會在于博士信號完整性研究網的博士講壇欄目進行深入探討。信號完整性研究：重視信號上升時間信號的上升時間，對于理解信號完整性問題至關重要，高速pcb設計中的絕大多數問題都和它有關，你必須對他足夠重視。信號上升時間并不是信號從低電平上升到高電平所經歷的時間，而是其中的一部分。業(yè)界對它的定義尚未統(tǒng)一，最好的辦法就是跟隨上游的芯片廠商的定義，畢竟這些巨頭有話語權。通常有兩種：第一種定義為1090上升時間，即信號從高電平的10%上升到90%所經歷的時間。另一種是2080上升時間，即信號從高電平的20%上升到80%所經歷的時間。兩種都被采用，從IBIS模型中可看到這點。對于同一種波形，自然2080上升時間要更短。好了，只要了解這些就夠了。對于我們終端應用來說，精確的數字有時并不是很重要，而且這個數值芯片廠商通常也不會直接給我們列出，當然有些芯片可以從IBIS模型中大致估計這個值，不幸的是，不是每種芯片你都能找到IBIS模型。重要的是我們必須建立這樣的概念：上升時間對電路性能有重要的影響，只要小到某一范圍，就必須引起注意，哪怕是一個很模糊的范圍。沒有必要精確定義這個范圍標準，也沒有實際意義。你只需記住，現在的芯片加工工藝使得這個時間很短，已經到了ps級，你應該重視他的影響的時候了。隨著信號上升時間的減小，反射、串擾、軌道塌陷、電磁輻射、地彈等問題變得更嚴重，噪聲問題更難于解決，上一代產品中設計方案在這一代產品中可能不適用了。信號上升時間的減小，從頻譜分析的角