【文章內(nèi)容簡(jiǎn)介】 求 。 因 此 ， 本 課 題 的 研 究 具 有 十 分 重 要 的 意 義 。本 文 主 要 內(nèi) 容 如 下 兩 個(gè) 方 面 ： 顯 示 系 統(tǒng) 灰 度 調(diào) 制 理 論 當(dāng) 顯 示 灰 度 等 級(jí) 不 斷 提 高 時(shí) ， 傳 統(tǒng) 的 灰 度 調(diào) 制 方 法 將 不 能 滿 足 高 灰 度 調(diào) 制 的 要求 ， 如 電 壓 幅 度 調(diào) 制 要 求 更 高 的 電 壓 精 度 ， PWM 和 FRC 要 求 更 高 的 響 應(yīng) 速 度 。 為 解決 這 個(gè) 技 術(shù) 瓶 頸 ， 需 要 找 到 一 種 適 用 高 灰 度 顯 示 的 調(diào) 制 方 法 。 本 文 介 紹 了 一 種 將 傳 統(tǒng)灰 度 調(diào) 制 方 法 有 機(jī) 結(jié) 合 的 混 合 灰 度 調(diào) 制 方 法 。 清 顯 示 中 抖 動(dòng) 算 法 的 實(shí) 現(xiàn)抖 動(dòng) 算 法 是 將 數(shù) 據(jù) 分 配 到 相 鄰 的 像 素 點(diǎn) 上 去 ， 從 而 解 決 輸 入 顯 示 終 端 所 能 顯 示 的灰 度 等 級(jí) 與 輸 入 信 號(hào) 不 匹 配 的 問(wèn) 題 。 傳 統(tǒng) 的 抖 動(dòng) 算 法 在 處 理 動(dòng) 態(tài) 圖 像 時(shí) 有 很 好 的 效 果 ，但 處 理 靜 態(tài) 圖 像 時(shí) ， 會(huì) 產(chǎn) 生 明 顯 的 方 塊 效 應(yīng) ， 其 產(chǎn) 生 原 因 是 傳 統(tǒng) 抖 動(dòng) 算 法 在 處 理 不 同數(shù) 據(jù) 時(shí) 采 用 了 相 同 的 抖 動(dòng) 矩 陣 ， 為 消 除 這 個(gè) 缺 陷 ， 本 文 提 出 了 利 用 變 化 的 旋 轉(zhuǎn) 抖 動(dòng) 矩陣 對(duì) 不 同 數(shù) 據(jù) 進(jìn) 行 不 同 的 處 理 ， 從 而 消 除 方 塊 效 應(yīng) 。 論文安排第 一 章 緒 論 。 主 要 介 紹 課 題 的 研 究 背 景 、 主 要 研 究 內(nèi) 容 、 研 究 意 義 及 論 文 整 體 安排 。第 二 章 FPGA 開(kāi) 發(fā) 技 術(shù) 及 硬 件 描 述 語(yǔ) 言 。 主 要 介 紹 FPGA 技 術(shù) 、 設(shè) 計(jì) 流 程 、 開(kāi)發(fā) 平 臺(tái) 以 及 硬 件 描 述 語(yǔ) 言 Verilog HDL。第 三 章 TFTLCD 灰 度 圖 像 顯 示 。 簡(jiǎn) 單 介 紹 傳 統(tǒng) 灰 度 調(diào) 制 方 法 ， 主 要 分 析 傳 統(tǒng) 灰度 調(diào) 制 方 法 的 缺 點(diǎn) 以 及 有 待 改 進(jìn) 的 部 分 ， 介 紹 混 合 灰 度 調(diào) 制 的 數(shù) 據(jù) 處 理 過(guò) 程 。第 四 章 TFTLCD 灰 度 圖 像 顯 示 系 統(tǒng) 設(shè) 硬 件 設(shè) 計(jì) 。 重 點(diǎn) 介 紹 系 統(tǒng) 設(shè) 計(jì) 的 總 體 方 案以 及 各 個(gè) 模 塊 的 具 體 硬 件 電 路 設(shè) 計(jì) 。第 五 章 TFTLCD 灰 度 圖 像 顯 示 系 統(tǒng) 設(shè) 軟 件 設(shè) 計(jì) 。 重 點(diǎn) 介 紹 系 統(tǒng) 設(shè) 計(jì) 各 個(gè) 模 塊 的具 體 軟 件 設(shè) 計(jì) 。第 六 章 抖 動(dòng) 技 術(shù) 的 實(shí) 現(xiàn) 。 介 紹 抖 動(dòng) 技 術(shù) 的 原 理 與 算 法 ， 對(duì) 傳 統(tǒng) Bayer 抖 動(dòng) 算 法計(jì) 算 機(jī) 信 息 工 程 學(xué) 院 畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)3進(jìn) 行 分 析 ， 并 對(duì) 抖 動(dòng) 算 法 在 實(shí) 際 中 應(yīng) 用 發(fā) 現(xiàn) 的 不 足 加 以 改 進(jìn) ， 根 據(jù) 理 論 分 析 提 出 旋 轉(zhuǎn)抖 動(dòng) 算 法 和 具 體 實(shí) 現(xiàn) 。 對(duì) 于 旋 轉(zhuǎn) 抖 動(dòng) 算 法 ， 通 過(guò) 不 斷 調(diào) 整 抖 動(dòng) 矩 陣 中 不 同 閾 值 的 相 對(duì)位 置 ， 消 除 了 塊 狀 效 應(yīng) ， 并 從 理 論 上 推 導(dǎo) 出 對(duì) 于 不 同 的 幀 所 采 用 的 抖 動(dòng) 矩 陣 的 具 體 形態(tài) 。第 七 章 系 統(tǒng) 功 能 模 塊 仿 真 與 FPGA 驗(yàn) 證 。 對(duì) 功 能 模 塊 進(jìn) 行 了 仿 真 ， 并 根 據(jù) 需 要搭 建 了 相 應(yīng) 的 FPGA 驗(yàn) 證 平 臺(tái) 對(duì) 抖 動(dòng) 算 法 進(jìn) 行 驗(yàn) 證 。第 八 章 —總 結(jié) 與 展 望 。 主 要 對(duì) 本 文 開(kāi) 展 的 研 究 工 作 進(jìn) 行 總 結(jié) ， 同 時(shí) 分 析 了 有 待 研究 和 有 待 完 善 的 問(wèn) 題 ， 為 將 來(lái) 的 進(jìn) 一 步 的 研 究 開(kāi) 拓 思 路 打 下 基 礎(chǔ) 。計(jì) 算 機(jī) 信 息 工 程 學(xué) 院 畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)4第二章 FPGA 開(kāi)發(fā)技術(shù)及硬件描述語(yǔ)言 FPGA 是 英 文 Field Programmable Gate Array 的 縮 寫(xiě) ， 即 現(xiàn) 場(chǎng) 可 編 程 門(mén) 陣 列 ， 它 是在 可 編 程 陣 列 邏 輯 PAL(Programmable Array Logic)、 門(mén) 陣 列 邏 輯 GAL(Gate Array Logic)、 可 編 程 邏 輯 器 件 PLD(Programmable Logic Device)等 可 編 程 器 件 的 基 礎(chǔ) 上 進(jìn) 一步 發(fā) 展 的 產(chǎn) 物 。 它 最 為 專(zhuān) 用 集 成 電 路 （ ASIC） 領(lǐng) 域 中 的 一 種 數(shù) 字 集 成 電 路 的 半 成 品 ，在 其 芯 片 上 按 一 定 排 列 方 式 集 成 了 大 量 的 門(mén) 和 觸 發(fā) 器 等 基 本 邏 輯 元 件 ， 不 僅 解 決 了 定制 電 路 的 不 足 ， 而 且 還 克 服 了 可 編 程 器 件 具 有 有 限 個(gè) 門(mén) 電 路 數(shù) 的 缺 點(diǎn) 。 采 用 FPGA 設(shè)計(jì) ， 可 以 完 成 任 何 數(shù) 字 器 件 的 功 能 。 通 過(guò) 修 改 設(shè) 計(jì) ， 在 無(wú) 需 改 變 硬 件 電 路 的 條 件 下 ，大 大 的 降 低 設(shè) 計(jì) 時(shí) 間 ， 減 少 PCB 面 積 ， 提 高 系 統(tǒng) 的 可 靠 性 。 FPGA 簡(jiǎn)介FPGA 采 用 了 邏 輯 單 元 陣 列 LCA（ LogicCellArray） 這 樣 一 個(gè) 概 念 ， 內(nèi) 部 包 括 可 配置 邏 輯 模 塊 CLB（ ConfigurableLogicBlock） 、 輸 出 輸 入 模 塊IOB（ InputOutputBlock） 和 內(nèi) 部 連 線 （ Interconnect） 三 個(gè) 部 分 。 FPGA 的 基 本 特 點(diǎn)主 要 有 ：（ 1） 采 用 FPGA 設(shè) 計(jì) ASIC 電 路 ， 用 戶(hù) 不 需 要 投 片 生 產(chǎn) ， 就 能 得 到 合 用 的 芯 片 。（ 2） FPGA 可 做 其 它 全 定 制 或 半 定 制 ASIC 電 路 的 中 試 樣 片 。（ 3） FPGA 內(nèi) 部 有 豐 富 的 觸 發(fā) 器 和 I／ O 引 腳 。（ 4） FPGA 是 ASIC 電 路 中 設(shè) 計(jì) 周 期 最 短 、 開(kāi) 發(fā) 費(fèi) 用 最 低 、 風(fēng) 險(xiǎn) 最 小 的 器 件 之 一 。（ 5） FPGA 采 用 高 速 CHMOS 工 藝 ， 功 耗 低 ， 可 以 與 CMOS、 TTL 電 平 兼 容 ?？?以 說(shuō) ， FPGA 芯 片 是 小 批 量 系 統(tǒng) 提 高 系 統(tǒng) 集 成 度 、 可 靠 性 的 最 佳 選 擇 之 一 。 FPGA是 由 存 放 在 片 內(nèi) RAM 中 的 程 序 來(lái) 設(shè) 置 其 工 作 狀 態(tài) 的 ， 因 此 ， 工 作 時(shí) 需 要 對(duì) 片 內(nèi) 的 RAM進(jìn) 行 編 程 。 用 戶(hù) 可 以 根 據(jù) 不 同 的 配 置 模 式 ， 采 用 不 同 的 編 程 方 式 。加 電 時(shí) ， FPGA 芯 片 將 EPROM 中 數(shù) 據(jù) 讀 入 片 內(nèi) 編 程 RAM 中 ， 配 置 完 成 后 ， FPGA 進(jìn)入 工 作 狀 態(tài) 。 掉 電 后 ， FPGA 恢 復(fù) 成 白 片 ， 內(nèi) 部 邏 輯 關(guān) 系 消 失 ， 因 此 ， FPGA 能 夠 反 復(fù)使 用 。 FPGA 的 編 程 無(wú) 須 專(zhuān) 用 的 FPGA 編 程 器 ， 只 須 用 通 用 的 EPROM、 PROM 編 程 器 即 可 。當(dāng) 需 要 修 改 FPGA 功 能 時(shí) ， 只 需 換 一 片 EPROM 即 可 。 這 樣 ， 同 一 片 FPGA， 不 同 的 編 程數(shù) 據(jù) ， 可 以 產(chǎn) 生 不 同 的 電 路 功 能 。 因 此 ， FPGA 的 使 用 非 常 靈 活 Quartus II 開(kāi)發(fā)平臺(tái)本 文 采 用 Altera 公 司 的 FPGA 開(kāi) 發(fā) 平 臺(tái) QUARTUS II 軟 件 是 一 個(gè) 全 面 的 開(kāi) 發(fā) 工 具 ，它 集 成 了 Altera 的 FPGA 開(kāi) 發(fā) 流 程 中 所 涉 及 的 所 有 工 具 和 第 三 方 軟 件 接 口 ， 該 綜 合 開(kāi)發(fā) 工 具 為 每 個(gè) 階 段 的 設(shè) 計(jì) 提 供 QUARTUS II 圖 形 用 戶(hù) 界 面 ， EDA 工 具 界 面 和 命 令 行 界面 ， 設(shè) 計(jì) 者 可 以 方 便 地 創(chuàng) 建 、 組 織 和 管 理 自 己 的 設(shè) 計(jì) 。計(jì) 算 機(jī) 信 息 工 程 學(xué) 院 畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)5QUARTUS II 是 Altera 公 司 的 綜 合 性 PLD/FPGA 開(kāi) 發(fā) 軟 件 ， 支 持 原 理 圖 、VHDL、 Verilog HDL 以 及 AHDL（ Altera Hardware Description Language） 等 多 種設(shè) 計(jì) 輸 入 形 式 ， 內(nèi) 嵌 自 有 的 綜 合 器 以 及 仿 真 器 ， 可 以 完 成 從 設(shè) 計(jì) 輸 入 到 硬 件 配 置 的 完整 PLD 設(shè) 計(jì) 流 程 。QUARTUS II 可 以 在 XP、 Linux 以 及 Unix 上 使 用 ， 提 供 了 完 善 的 用 戶(hù) 圖 形 界 面設(shè) 計(jì) 方 式 。 QUARTUS II 運(yùn) 行 速 度 快 ， 界 面 統(tǒng) 一 ， 功 能 集 中 ， 易 學(xué) 易 用 。 FPGA 設(shè)計(jì)流程圖FPGA 設(shè) 計(jì) 流 程 至 少 包 括 設(shè) 計(jì) 輸 入 、 仿 真 、 綜 合 、 布 局 布 線 4 個(gè) 步 驟 。 如 圖 21所 示 ， 將 設(shè) 計(jì) 細(xì) 分 為 8 個(gè) 步 驟 。 開(kāi) 始 設(shè) 計(jì) 前 ， 應(yīng) 定 義 系 統(tǒng) 的 規(guī) 格 （ Spec） ， 例 如 輸 入與 輸 出 管 腳 、 工 作 頻 率 、 工 作 電 壓 、 允 許 消 耗 功 率 等 ， 最 好 能 夠 將 系 統(tǒng) 劃 分 為 多 個(gè) 功能 模 塊 ， 并 詳 細(xì) 描 述 每 個(gè) 功 能 那 塊 的 功 能 。 數(shù) 字 電 路 設(shè) 計(jì) 可 采 取 由 自 上 而 下 設(shè) 計(jì) 、 自下 而 上 或 平 坦 設(shè) 計(jì) ， 第 二 步 架 構(gòu) 設(shè) 計(jì) 就 是 確 認(rèn) 每 個(gè) 功 能 塊 的 設(shè) 計(jì) 順 序 。設(shè) 計(jì) 輸 入 軟 件 通 常 提 供 以 電 路 圖 、 HDL（ 硬 件 描 述 語(yǔ) 言 ） 或 兩 者 的 混 合 設(shè) 計(jì) 。 電路 圖 的 設(shè) 計(jì) 方 式 相 當(dāng) 直 接 、 方 便 、 只 要 略 懂 邏 輯 電 路 設(shè) 計(jì) ， 都 可 直 接 繪 圖 設(shè) 計(jì) 。 但 是以 HDL 設(shè) 計(jì) ， 才 可 兼 具 可 移 植 性 與 標(biāo) 準(zhǔn) 化 。 不 論 是 哪 種 設(shè) 計(jì) ， 設(shè) 計(jì) 軟 件 都 會(huì) 轉(zhuǎn) 換 為HDL， 以 便 進(jìn) 行 仿 真 、 綜 合 等 功 能 。 仿 真 是 驗(yàn) 證 設(shè) 計(jì) 的 正 確 性 ， 包 括 功 能 仿 真 與 時(shí) 序仿 真 。 功 能 仿 真 在 綜 合 與 布 局 布 線 之 前 ， 忽 略 時(shí) 間 延 遲 因 素 ， 只 就 邏 輯 功 能 進(jìn) 行 仿 真 。而 時(shí) 序 仿 真 則 是 在 布 局 布 線 之 后 ， 考 慮 時(shí) 間 延 遲 問(wèn) 題 。綜 合 是 由 HDL 產(chǎn) 生 布 局 布 線 要 使 用 的 網(wǎng) 表 ， 與 相 對(duì) 應(yīng) 的 約 束 條 件 ， 綜 合 直 接 影 響邏 輯 門(mén) 的 使 用 效 率 和 設(shè) 計(jì) 性 能 。 布 局 布 線 是 利 用 綜 合 生 成 的 網(wǎng) 表 ， 在 FPGA 內(nèi) 部 進(jìn) 行布 局 與 布 線 ， 并 且 產(chǎn) 生 可 用 于 布 局 FPGA 的 位 文 件 （ .bit） 。 布 局 布 線 需 要 使 用 FPGA生 成 廠 商 提 供 的 工 具 軟 件 ， 如 Xilinx 的 Foundation Series 和 Alliance Series， Altera 的QUARTUS II 和 Max+plus II。 設(shè) 計(jì) 的 最 后 步 驟 是 使 用 實(shí) 際 設(shè) 計(jì) 的 硬 件 電 路 進(jìn) 行 測(cè) 試 ，以 確 認(rèn) 設(shè) 計(jì) 無(wú) 誤 。計(jì) 算 機(jī) 信 息 工 程 學(xué) 院 畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)6描述規(guī)格描述規(guī)格架構(gòu)設(shè)計(jì)架構(gòu)設(shè)計(jì)設(shè)計(jì)輸入設(shè)計(jì)輸入編譯 、 功能仿真編譯 、 功能仿真綜合綜合布線與布局布線與布局時(shí)序仿真時(shí)序仿真電路測(cè)試電路測(cè)試圖 21 FPGA 設(shè)計(jì)流程圖說(shuō) 明 ： 本 課 題 使 用 QUARTUS II 進(jìn) 行 FPGA 設(shè) 計(jì) 開(kāi) 發(fā) 。 其 設(shè) 計(jì) 流 程 如 圖 22 所 示 ：設(shè)計(jì)輸入設(shè)計(jì)輸入綜合綜合功耗分析功耗分析仿真仿真調(diào)試調(diào)試布局布線布局布線時(shí)序分析時(shí)序分析編程和配置編程和配置工程更改和管理工程更改和管理時(shí)序逼近時(shí)序逼近包括基于模塊的設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)和軟件開(kāi)發(fā)包括基于模塊的設(shè)計(jì)系統(tǒng)級(jí)設(shè)計(jì)和軟件開(kāi)發(fā)圖 22 Quartus II 的設(shè)計(jì)流程圖利 用 QUARTUS II 軟 件 進(jìn) 行 FPGA 或 CPLD 設(shè) 計(jì) 開(kāi) 發(fā) ， 如 同 自 行 設(shè) 計(jì) 集 成 電 路 一計(jì) 算 機(jī) 信 息 工 程 學(xué) 院 畢 業(yè) 設(shè) 計(jì) 說(shuō) 明 書(shū)7樣 ， 可 節(jié) 省 電 路 開(kāi) 發(fā) 的 費(fèi) 用 和 時(shí) 間 。 硬件描述語(yǔ)言 Verilog HDLVerilog HDL 語(yǔ) 言 是 目 前